參數(shù)資料
型號(hào)： HM5425801B
廠商： Elpida Memory, Inc.
英文描述： 256M SSTL_2 interface DDR SDRAM 143 MHz/133 MHz/125 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank/ 16-Mword 】 4-bit 】 4-bank
中文描述： 256M SSTL_2 DDR SDRAM的接口143 MHz/133 MHz/125 MHz/100 MHz的4 Mword】16位】4-bank/8-Mword】8位】4銀行/ 16 Mword】4位】4 -銀行
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代理商： HM5425801B
HM5425161B, HM5425801B, HM5425401B Series
Data Sheet E0086H20
35
A Write command to the consecutive Read command interval: To complete the burst operation
Destination row of the
consecutive read command
Bank
address
Row
address
State
Operation
1. Same
Same
ACTIVE
To complete the burst operation, the consecutive read command
should be performed t
WRD
(= BL/ 2 + 2) after the write command.
Precharge the bank t
after the preceding write command. t
after
the precharge command, issue the ACTV command. t
after the
ACTV command, the consecutive read command can be issued. See
‘A read command to the consecutive precharge interval’ section.
2. Same
Different
—
3. Different
Any
ACTIVE
To complete a burst operation, the consecutive read command should
be performed t
WRD
(= BL/ 2 + 2) after the write command.
Precharge the bank independently of the preceding write operation.
t
after the precharge command, issue the ACTV command. t
after
the ACTV command, the consecutive read command can be issued.
IDLE
WRITE to READ Command Interval
D0
D1
D2
D3
Q2
Q0
Q1
CLK
CLK
DM,
DMU/DML
DQ
Command
t1
t0
t2
t3
t4
t5
t6
BL = 4
CL = 2
t
WRD
(min)
BL/2 + 2 cycle
DQS,
DQSU/DQSL
INPUT
OUTPUT
WRIT
NOP
NOP
READ
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PDF描述
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