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參數(shù)資料
| 型號(hào)： | HM5425801B |
| 廠商： | Elpida Memory, Inc. |
| 英文描述： | 256M SSTL_2 interface DDR SDRAM 143 MHz/133 MHz/125 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank/ 16-Mword 】 4-bit 】 4-bank |
| 中文描述： | 256M SSTL_2 DDR SDRAM的接口143 MHz/133 MHz/125 MHz/100 MHz的4 Mword】16位】4-bank/8-Mword】8位】4銀行/ 16 Mword】4位】4 -銀行 |
| 文件頁(yè)數(shù)： | 36/65頁(yè) |
| 文件大?。?/td> | 489K |
| 代理商： | HM5425801B |
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HM5425161B, HM5425801B, HM5425401B Series
Data Sheet E0086H20
36
A Write command to the consecutive Read command interval: To interrupt the write operation
Destination row of the
consecutive read command
Bank
address
Row
address
State
Operation
1. Same
Same
ACTIVE
DM, DMU/DML must be input 1 cycle prior to the read command input
to prevent from being written invalid data. In case, the read command
is input in the next cycle of the write command, DM, DMU/DML is not
necessary.
2. Same
Different
—
—
*
1
3. Different
Any
ACTIVE
DM, DMU/DML must be input 1 cycle prior to the read command input
to prevent from being written invalid data. In case, the read command
is input in the next cycle of the write command, DM, DMU/DML is not
necessary.
IDLE
—
*
1
Note:
1. Precharge must be preceded to read command. Therefore read command can not interrupt the
write operation in this case.
WRITE to READ Command Interval
(Samebank, same ROW address)
[WRITE to READ delay = 1 clock cycle]
D0
D1
D2
Q0
Q1
Q2
Q3
CLK
CLK
DM,
DMU/DML
DQ
Command
t1
t0
t2
t3
t4
t5
t6
t7
t8
BL = 4
CL= 2
DQS,
DQSU/DQSL
CL=2
Data masked
1 cycle
READ
NOP
WRIT
High-Z
High-Z
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PDF描述 |
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