- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄370623 > HM5425801B (Elpida Memory, Inc.) 256M SSTL_2 interface DDR SDRAM 143 MHz/133 MHz/125 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank/ 16-Mword 】 4-bit 】 4-bank PDF資料下載
參數(shù)資料
| 型號： | HM5425801B |
| 廠商： | Elpida Memory, Inc. |
| 英文描述： | 256M SSTL_2 interface DDR SDRAM 143 MHz/133 MHz/125 MHz/100 MHz 4-Mword 】 16-bit 】 4-bank/8-Mword 】 8-bit 】 4-bank/ 16-Mword 】 4-bit 】 4-bank |
| 中文描述： | 256M SSTL_2 DDR SDRAM的接口143 MHz/133 MHz/125 MHz/100 MHz的4 Mword】16位】4-bank/8-Mword】8位】4銀行/ 16 Mword】4位】4 -銀行 |
| 文件頁數(shù)： | 51/65頁 |
| 文件大?。?/td> | 489K |
| 代理商： | HM5425801B |
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HM5425161B, HM5425801B, HM5425401B Series
Data Sheet E0086H20
51
HM5425161B/HM5425801B/HM5425401B
-75A
-75B
-10
Parameter
Symbol Min
Max
Min
Max
Min
Max
Unit
Notes
Clock to the DQS first rising
edge for write delay
t
DQSS
0.72
1.28
0.72
1.28
0.75
1.25
t
CK
DQS falling edge to CLK setup
time
t
DSS
0.2
—
0.2
—
0.2
—
t
CK
DQS falling edge hold time to
CLK
t
DSH
0.2
—
0.2
—
0.2
—
t
CK
DQS high pulse width
(DQS write)
t
DQSH
0.35
—
0.35
—
0.35
—
t
CK
DQS low pulse width
(DQS write)
t
DQSL
0.35
—
0.35
—
0.35
—
t
CK
Input command and address
setup time
t
IS
0.9
—
0.9
—
1.1
—
ns
8
Input command and address
hold time
t
IH
0.9
—
0.9
—
1.1
—
ns
8
RAS to READ (with auto
precharge)
t
RAP
20
—
20
—
20
—
ns
Active command period
t
RC
t
RFC
65
—
65
—
70
—
ns
Auto refresh to active/Auto
refresh command cycle
75
—
75
—
80
—
ns
Active to Precharge command
period
t
RAS
45
120000 45
120000 50
120000 ns
Active to column command
period
t
RCD
20
—
20
—
20
—
ns
Write recovery time
t
WR
t
DAL
15
—
15
—
15
—
ns
Auto precharge write recovery
and precharge time
35
—
35
—
40
—
ns
Precharge to active command
period
t
RP
20
—
20
—
20
—
ns
Active to active command
period
t
RRD
15
—
15
—
15
—
ns
Average periodic refresh
interval
t
REF
—
7.8
—
7.8
—
7.8
μs
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PDF描述 |
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參數(shù)描述 |
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