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參數(shù)資料
| 型號： | IDT72V261LA |
| 廠商： | Integrated Device Technology, Inc. |
| 英文描述： | 3.3 VOLT CMOS SuperSync FIFO |
| 中文描述： | 3.3伏的CMOS SuperSync先進先出 |
| 文件頁數(shù)： | 21/27頁 |
| 文件大小： | 310K |
| 代理商： | IDT72V261LA |
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IDT72V261LA/72V271LA
3.3 VOLT CMOS SuperSync FIFO 16,384 x 9 and 32,768 x 9
21
COMMERCIAL AND INDUSTRIAL
TEMPERATURE RANGES
NOTES:
1. Retransmt setup is complete after
OR
returns LOW.
2. No more than D - 2 words may be written to the FIFO between Reset (Master or Partial) and Retransmt setup. Therefore,
IR
will be LOW throughout the Retransmt setup procedure.
D = 16,385 for the IDT72V261LA and 32,769 for the IDT72V271LA.
3.
OE
= LOW.
4. W
1
, W
2
, W
3
= first, second and third words written to the FIFO after Master Reset.
5.
OR
goes LOW at 60 ns + 2 RCLK cycles + t
REF
.
Figure 12. Retransmit Timing (FWFT Mode)
Figure 13. Serial Loading of Programmable Flag Registers (IDT Standard and FWFT Modes)
WCLK
SEN
SI
4673 drw 16
t
ENH
t
ENS
t
LDS
LD
t
DS
BIT 0
EMPTY OFFSET
BIT X
BIT 0
FULL OFFSET
(1)
t
ENH
BIT X
(1)
t
LDH
t
LDH
t
DH
t
REF
t
ENH
4673 drw 15
t
ENS
W
x
WCLK
RCLK
REN
RT
OR
PAF
HF
PAE
Q
0
- Q
n
t
SKEW2
1
2
1
t
HF
t
PAE
t
REF
W
x+1
2
W
2
t
ENH
WEN
t
ENS
W
1
t
ENH
(4)
(5)
3
4
t
ENH
W
3
t
PAF
t
RTS
t
RTS
t
A
t
A
NOTE:
1. X = 13 for the IDT72V261LA and X = 14 for the IDT72V271LA.
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PDF描述 |
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