參數(shù)資料
型號(hào)： IDT82P2828BHG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 39/154頁(yè)
文件大小： 0K
描述： IC LIU T1/J1/E1 28+1CH 640-PBGA
標(biāo)準(zhǔn)包裝： 5
類型： 線路接口裝置（LIU）
規(guī)程： E1
電源電壓： 3.13 V ~ 3.47 V
安裝類型： 表面貼裝
封裝/外殼： 640-BGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 640-PBGA-EP（31x31）
包裝： 托盤
其它名稱： 82P2828BHG
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IDT82P2828
28(+1) CHANNEL HIGH-DENSITY T1/E1/J1 LINE INTERFACE UNIT
Physical And Electrical Specifications
133
February 6, 2009
8.10 TRANSMITTER AND RECEIVER TIMING CHARACTERISTICS
Symbol
Parameter
Min
Typ.
Max
Unit
MCLK Frequency:
E1
T1/J1
2.048 X n
1.544 X n
(n = 1 ~ 8)
MHz
MCLK Tolerance
-100
100
ppm
MCLK Duty Cycle
30
70
%
Transmit Path
TCLK Frequency:
E1
T1/J1
2.048
1.544
MHz
TCLK Tolerance
-50
+50
ppm
TCLK Duty Cycle
10
90
%
t1
Transmit Data Setup Time
40
ns
t2
Transmit Data Hold Time
40
ns
Delay Time of OE low to Driver High-Z
1
s
Delay Time of TCLK low to Driver High-Z
TBD
s
Receive Path
Clock Recovery Capture Range 1:
E1
T1/J1
+80 / -80
+180 / -180
ppm
RCLK Duty Cycle 2
40
50
60
%
t4
RCLK Pulse Width 2:
E1
T1/J1
457
607
488
648
519
689
ns
t5
RCLK Pulse Width Low Time:
E1
T1/J1
203
259
244
324
285
389
ns
t6
RCLK Pulse Width High Time:
E1
T1/J1
203
259
244
324
285
389
ns
Rise/Fall Time 3
20
ns
t7
Receive Data Setup Time:
E1
T1/J1
200
244
324
ns
t8
Receive Data Hold Time:
E1
T1/J1
200
244
324
ns
Note:
1. Relative to nominal frequency, MCLK = +100 or -100 ppm.
2. RCLK duty cycle width will vary depending on extent of the received pulse jitter displacement. Maximum and minimum RCLK duty cycles are for worst case jitter conditions (0.2 UI
displacement for E1 per ITU G.823).
3. For all digital outputs. Cload = 15 pF.
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PDF描述
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