T1 / J1 TPLC Per-Channel Control Registers (TPLC Indirect Registers " />
參數(shù)資料
型號(hào)： IDT82V2108PXG8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 162/292頁(yè)
文件大?。?/td> 0K
描述： IC FRAMER T1/J1/E1 8CH 128-PQFP
標(biāo)準(zhǔn)包裝： 500
控制器類型： T1/E1/J1 調(diào)幀器
接口： 并聯(lián)
電源電壓： 2.97 V ~ 3.63 V
電流 - 電源： 160mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 128-BFQFP
供應(yīng)商設(shè)備封裝： 128-PQFP（14x20）
包裝： 帶卷 (TR)
其它名稱： 82V2108PXG8
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Programming Information
234
March 5, 2009
T1 / J1 TPLC Per-Channel Control Registers (TPLC Indirect Registers 01H ~ 18H)
INVERT:
This bit, together with the SIGNINV (b4, T1/J1-TPLC-indirect register - 01~18H), determines the bit inversion of the corresponding channel when
input from the TSDn/MTSD pin.
IDLE_DS0:
= 0: Disable the data in the corresponding channel to be replaced by the data set in the IDLE[7:0] when input from the TSDn/MTSD pin.
= 1: Enable the data in the corresponding channel to be replaced by the data set in the IDLE[7:0] when input from the TSDn/MTSD pin.
DMW:
= 0: Disable the data in the corresponding channel to be replaced with a digital milliwatt pattern when input from the TSDn/MTSD pin.
= 1: Enable the data in the corresponding channel to be replaced with a digital milliwatt pattern when input from the TSDn/MTSD pin.
SIGNINV:
Refer to the INVERT (b7, T1/J1-TPLC-indirect register - 01~18H).
TEST:
= 0: Disable the data in the corresponding channel to be tested by PRGD.
= 1: Enable the data in the corresponding channel to be extracted to PRGD for test (when the RXPATGEN [b2, T1/J1-00FH] is logic 1), or enable
the test pattern from PRGD to replace the data in the corresponding channel for test (when the RXPATGEN [b2, T1/J1-00FH] is logic 0).
All the time slots that are extracted to the PRGD are concatenated and treated as a continuous stream in which pseudo random is searched for.
Similarly, all time slots set to be replaced with PRGD test pattern data are concatenated replaced by the PRBS.
LOOP:
= 0: Disable the payload loopback.
= 1: Enable the payload loopback. When Receive Clock Master modes are enabled, the Elastic Store is used to align the receive line data to the
data to be transmitted. When Receive Clock Slave modes are enabled, the Elastic Store is unavailable to facilitate the payload loopbacks, and loop-
back functionality is provided only when the transmit path is also in Transmit Clock Slave mode, and the received clock and the clock to be transmitted
and Common Frame Pulse are identical (RSCCK = TSCCKB, RSCFS = TSCFS).
TPLC Indirect Registers Map
01H ~ 18H
Per-Channel Control for Channel 1 ~ 24
19H ~ 30H
IDLE Code Byte for Channel 1 ~ 24
31H ~ 48H
Signaling Control Byte for Channel 1 ~ 24
Bit No.
7
6
5
4
3
2
1
0
Bit Name
INVERT
IDLE_DS0
DMW
SIGNINV
TEST
LOOP
ZCS[1]
ZCS[0]
Type
R/W
Default
XX
X
INVERT
SIGNINV
Bit Inversion
0
No bit inversion
0
1
Invert the MSB of the corresponding channel
1
0
Invert all the bits of the corresponding channel
1
Invert all the bits except the MSB of the corresponding channel
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PDF描述
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