參數(shù)資料
型號: IDT82V2108PXG8
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 61/292頁
文件大小: 0K
描述: IC FRAMER T1/J1/E1 8CH 128-PQFP
標準包裝: 500
控制器類型: T1/E1/J1 調(diào)幀器
接口: 并聯(lián)
電源電壓: 2.97 V ~ 3.63 V
電流 - 電源: 160mA
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 128-BFQFP
供應商設備封裝: 128-PQFP(14x20)
包裝: 帶卷 (TR)
其它名稱: 82V2108PXG8
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Programming Information
143
March 5, 2009
March 2, 2005
‘Full E1’ mode means that the received entire frame (256 bits) is clocked out from the RSDn pin, and there are no gaps in the RSCKn clock pulse.
‘Fractional E1’ mode means that RSCKn only clocks out on the selected time slots, and RSCKn does not pulse during those un-selected time
slots. The time slots selection is decided by the DTRKC/NxTS (b6, E1-RPLC-Indirect Register-20-3F H).
‘Fractional E1 with F-bit’ mode is to support ITU recommendation G.802 where 1.544 Mbit/s data is carried within a 2.048 Mbit/s data stream. In
this configuration, bits from the second bit of TS 26 to the last bit of the Basic Frame are suppressed, and the remaining bits can be gapped by setting
the DTRKC/NxTS (b6, E1-RPLC-Indirect Register-20-3F H).
RSCKSLV:
= 0: Receive Clock Master mode is enabled.
= 1: Received Clock Slave mode is enabled.
This bit must be set to ‘1’ to support multiplexed backplane.
DE:
= 0: The signal on the RSDn and RSSIGn pins is updated on the falling edge of RSCCK or the RSCK.
= 1: The signal on the RSDn and RSSIG pins is updated on the rising edge of RSCCK or the RSCK.
In Receive Multiplexed mode, the DE in all eight framers should be set to the same value.
FE:
If the FE is not equal to the DE, the frame pulse will be sampled or updated one clock edge after the corresponding data pulse.
= 0: The signal on the RSCFS pin is sampled or signal on the RSFSn pin is updated on the falling edge of RSCCK or RSCKn.
= 1: The signal on the RSCFS pin is sampled or signal on the RSFSn pin is updated on the rising edge of RSCCK or the RSCKn.
In Receive Multiplexed mode, the FE in all eight framers should be set to the same value.
CMS:
= 0: The clock frequency of RSCCK/MRSCCK is the same as the bit rate of the backplane.
= 1: The clock frequency of RSCCK/MRSCCK is double the bit rate of the backplane.
The CMS of all eight framers should be set to the same value.
RATE[1:0]:
These bits determine the bit rate of the received data stream on the backplane. Note that to operate in Receive Multiplexed mode, the RATE[1:0]
in all eight framers should be configured to select the 8.192 Mbit/s backplane bit rate. When the RATE[1:0] select the 8.192 Mbit/s, the RSCKSLV (b5,
E1-010H) must be set to ‘1’.
RATE[1:0]
Backplane Rate
0 0
Reserved
0 1
2.048M bit/s
1 0
Reserved
1 1
8.192M bit/s
相關PDF資料
PDF描述
IDT82V2108PX8 IC FRAMER T1/J1/E1 8CH 128-PQFP
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