Figure 84. Reading Sequence of Indirect Register in T1/ J1 Mode 4.2.4.5" />
參數(shù)資料
型號(hào): IDT82V2108PXG8
廠商: IDT, Integrated Device Technology Inc
文件頁數(shù): 39/292頁
文件大?。?/td> 0K
描述: IC FRAMER T1/J1/E1 8CH 128-PQFP
標(biāo)準(zhǔn)包裝: 500
控制器類型: T1/E1/J1 調(diào)幀器
接口: 并聯(lián)
電源電壓: 2.97 V ~ 3.63 V
電流 - 電源: 160mA
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 128-BFQFP
供應(yīng)商設(shè)備封裝: 128-PQFP(14x20)
包裝: 帶卷 (TR)
其它名稱: 82V2108PXG8
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁當(dāng)前第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁第193頁第194頁第195頁第196頁第197頁第198頁第199頁第200頁第201頁第202頁第203頁第204頁第205頁第206頁第207頁第208頁第209頁第210頁第211頁第212頁第213頁第214頁第215頁第216頁第217頁第218頁第219頁第220頁第221頁第222頁第223頁第224頁第225頁第226頁第227頁第228頁第229頁第230頁第231頁第232頁第233頁第234頁第235頁第236頁第237頁第238頁第239頁第240頁第241頁第242頁第243頁第244頁第245頁第246頁第247頁第248頁第249頁第250頁第251頁第252頁第253頁第254頁第255頁第256頁第257頁第258頁第259頁第260頁第261頁第262頁第263頁第264頁第265頁第266頁第267頁第268頁第269頁第270頁第271頁第272頁第273頁第274頁第275頁第276頁第277頁第278頁第279頁第280頁第281頁第282頁第283頁第284頁第285頁第286頁第287頁第288頁第289頁第290頁第291頁第292頁
IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Operation
123
March 5, 2009
Figure 84. Reading Sequence of Indirect Register in T1/
J1 Mode
4.2.4.5
Using TJAT / Timing Option
In different operation modes, the Timing Options and Clock Divisor
Control registers can be set as the follows:
- Transmit Clock Slave Mode (System Backplane Rate: 1.544 Mbit/s)
TSCCKA or TSCCKB is selected as the TJAT DPLL input reference
clock. TSCCKA and TSCCKB are both equal to 1.544 M. The N1 (b7~0,
T1/J1-019H) and N2 (b7~0, T1/J1-01AH) are set to their default value
(2FH).
The smoothed clock output from the TJAT is selected as LTCK.
- Transmit Clock Slave Mode (System Backplane Rate: 2.048 Mbit/s)
TSCCKA or TSCCKB is selected as the TJAT DPLL input reference
clock. TSCCKA and TSCCKB are both equal to 2.048 M. The N1 (b7~0,
T1/J1-019H) is set to ‘b11111111 and the N2 (b7~0, T1/J1-01AH) is set
to ‘b11000000.
The smoothed clock output from the TJAT is selected as LTCK.
- Transmit Clock Slave Mode (System Backplane Rate: 4.096 Mbit/s)
TSCCKA is selected as the TJAT DPLL input reference clock. TSC-
CKA is equal to 2.048 M. The N1 (b7~0, T1/J1-019H) is set to
‘b11111111 and the N2 (b7~0, T1/J1-01AH) is set to ‘b11000000.
The smoothed clock output from the TJAT is selected as LTCK.
- Transmit Clock Master Mode
XCK/24 is selected as the TJAT DPLL input reference clock.
XCK/24 is selected as LTCK.
- Transmit Multiplexed Mode (System Backplane Rate: 8.192 Mbit/s)
TSCCKA is selected as the TJAT DPLL input reference clock. TSC-
CKA is equal to 2.048 M. The N1 (b7~0, T1/J1-019H) is set to
‘b11111111 and the N2 (b7~0, T1/J1-01AH) is set to ‘b11000000.
The smoothed clock output from the TJAT is selected as LTCK.
- Transmit Multiplexed Mode (System Backplane Rate: 16.384 Mbit/s)
TSCCKA or TSCCKA/8 is selected as the TJAT DPLL input refer-
ence clock. TSCCKA is equal to 2.048 M or 16.384 M. The N1 (b7~0,
T1/J1-019H) is set to ‘b11111111 and the N2 (b7~0, T1/J1-01AH) is set
to ‘b11000000.
The smoothed clock output from the TJAT is selected as LTCK.
Set PCCE=1
BUSY=0
Read Channel Indirect Data
Buffer Register
RWB=1 and address is specified in
the Channel Indirect Address/
Control Register.
More data
to be read
End
N
Y
N
BUSY=0 N
Y
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