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參數(shù)資料
| 型號： | IDT82V2108PXG8 |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 223/292頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FRAMER T1/J1/E1 8CH 128-PQFP |
| 標準包裝： | 500 |
| 控制器類型： | T1/E1/J1 調(diào)幀器 |
| 接口： | 并聯(lián) |
| 電源電壓： | 2.97 V ~ 3.63 V |
| 電流 - 電源： | 160mA |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 128-BFQFP |
| 供應商設備封裝： | 128-PQFP（14x20） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | 82V2108PXG8 |
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
26
March 5, 2009
3.9
RECEIVE CAS/RBS BUFFER (RCRB)
The Receive CAS/RBS Buffer of each framer operates indepen-
dently.
3.9.1
E1 MODE
In the Signaling Multi-Frame synchronization condition, the signal-
ing bits are located in TS16, which is Channel Associated Signaling
(CAS). Their arrangement in TS16 is shown in Figure 6.
Figure 6. TS16 Arrangement in Signaling Multi-Frame
When the RSCKn/RSSIGn/MRSSIG[1:2] pins are used as the sig-
naling output, i.e. in Receive Clock Slave External Signaling mode or in
Receive Multiplex mode, the signaling codeword (ABCD) is clocked out
in the lower nibble of the time slot with its corresponding data serializing
on the RSDn/MRSD[1:2] pins (as shown in the Figure 7).
When the COSS (b6, E1-064H) is logic 1, all the COSS[30:1]
(b5~0, E1-064H and b7~0, E1-065H and b7~0, E1-066H and b7~0, E1-
067H) in the Receive CAS/RBS Buffer registers will reflect the change of
the signaling of each time slot respectively (excluding the TS0 and
TS16).
When the COSS (b6, E1-064H) is logic 0, the Receive CAS/RBS
Buffer indirect registers (from 01H to 5FH of RCRB indirect registers)
can be accessed by the microprocessor. The address of the indirect reg-
ister is specified by the A[6:0] (b6~0, E1-066H). Whether the data is
read from or written into the specified indirect register is determined by
the R/WB (b7, E1-066H) and the data is in the D[7:0] (b7~0, E1-067H).
The indirect registers have a read/write cycle. Before the read/write
operation is completed, the BUSY (b7, E1-065H) will be set. New opera-
tions on the indirect registers can only be implemented when the BUSY
(b7, E1-065H) is cleared. The read/write cycle is 490 ns.
The indirect registers are divided into three segments: two seg-
ments (from 01H to 1FH & from 21H to 3FH) contain the signaling bits of
each time slot; another segment (from 40H to 5FH) contains the signal-
ing debounce configuration of each time slot.
A three-Signaling-Multi-Frame capacity buffer is used for signaling
debounce and signaling freezing.
Signaling debounce will be performed by setting the DEB (b0, E1-
RCRB-indirect registers - 41~5FH). The DEB (b0, E1-RCRB-indirect
registers - 41~5FH) is activated when the PCCE (b0, E1-064H) is set.
The signaling bits are updated only when 2 consecutive signalings of a
time slot are the same.
Signaling freeze will remain the signaling automatically when it is
out of Signaling Multi-Frame synchronization or in unframed mode.
The signaling bits are extracted to the A, B, C, D (b3~0, E1-RCRB-
indirect registers - 01~1FH or b3~0, E1-RCRB-indirect registers -
21~3FH).
There is a maximum 2 ms delay between the transition of the
COSS[n] (E1-064H and E1-065H and E1-066H and E1-067H) and the
updating of the A, B, C, D code in the corresponding indirect registers
(b3~0, E1-RCRB-indirect registers - 21~3FH). To avoid this 2 ms delay,
users can read the corresponding b3~0 in the E1-RCRB-indirect regis-
ters - (01~1FH) first. If the value of these four bits are different from the
previous A, B, C, D code, then the content of b3~0 in the E1-RCRB-indi-
rect registers - (01~1FH) is the updated A, B, C, D code. If the content of
the four bits is the same as the previous A, B, C, D code, then users
should read the b3~0 in the E1-RCRB-indirect registers - (21~3FH) to
get the updated A, B, C, D code.
Any one of the 30-timeslot’s signaling change will cause an inter-
rupt on the INT pin if the SIGE (b5, E1-064H) is set.
Figure 7. Signaling Output in E1 Mode
AB
C
D
AB
C
D
to TS31
to TS15
AB
C
D
AB
C
D
to TS18
to TS2
AB
C
D
AB
C
D
to TS17
to TS1
F1
F2
F15
0
XY
XX
F0
Signaling Multi-Frame
alignment pattern
RMAI
Extra Bits
TS16
1 2 3 4 5 6 78
TS31
TS0
TS1
TS15
TS16
TS17
TS31
TS0
1 2 3 4 5 6 78 1 2 3 4 5 6 78
1 2 3 4 5 6 78 1 2 3 4 5 6 78 1 2 3 4 5 6 78
1 2 3 4 5 6 78 1 2 3 4 5 6 78
ABCD
RSDn/
MRSD[1:2]
RSSIGn/
MRSSIG[1:2]
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