參數(shù)資料
型號(hào)： IDT82V2108PXG8
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 240/292頁(yè)
文件大小： 0K
描述： IC FRAMER T1/J1/E1 8CH 128-PQFP
標(biāo)準(zhǔn)包裝： 500
控制器類型： T1/E1/J1 調(diào)幀器
接口： 并聯(lián)
電源電壓： 2.97 V ~ 3.63 V
電流 - 電源： 160mA
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 128-BFQFP
供應(yīng)商設(shè)備封裝： 128-PQFP（14x20）
包裝： 帶卷 (TR)
其它名稱： 82V2108PXG8
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IDT82V2108
T1 / E1 / J1 OCTAL FRAMER
Functional Description
41
March 5, 2009
3.11.1.4
Parity Check & Polarity Fix
In all the above modes except for the Receive Clock Slave Frac-
tional E1 (with F-bit) mode, if the RPTYE (b6, E1-012H) is logic 1, parity
check will be conducted over the bits in the previous Basic Frame and
the result is inserted into the first bit (MSB) of TS0 on the RSDn/MRSD
pin. The even parity or odd parity is chosen by the RPTYP (b7, E1-
012H) and whether the first bit of TS0 is calculated or not is determined
by the PTY_EXTD (b3, E1-012H). Alternatively this first bit of TS0 can
be forced to be logic 0 or 1 by setting the value in the FIXPOL (b4, E1-
012H) when the FIXF (b5, E1-012H) is set. The priority of the FIXF (b5,
E1-012H) is lower than the RPTYE (b6, E1-012H).
3.11.1.5
Offset
In the above five modes, time slot offset and/or bit offset can be
configured. If the offset is configured, the offset between different opera-
tion modes is summarized in Table 16. Bit offset is disabled when the
CMS (b2, E1-010H) is logic 1.
The time slot offset is configured in the TSOFF[6:0] (b6~0, E1-
013H). The TSOFF[6:0] (b6~0, E1-013H) give a binary representation.
Enabled by the BOFF_EN (b3, E1-014H), the bit offset is config-
ured in the BOFF[2:0] (b2~0, E1-014H). The bit offset follows the Con-
centration Highway Interface (CHI) specification (refer to Table 17 &
Table 18). When the bit offset is between RSCFS/MRSCFS and the start
of the corresponding frame on RSDn/MRSD, the CET (clock edge trans-
mit) is counted from the active edge of RSCFS/MRSCFS (refer to the
example in Figure 22). The pulse on RSFSn/MRSFS and the signal on
RSSIGn/MRSSIG (if it exists) are aligned to RSDn/MRSD. When the bit
offset is between RSFSn/MRSFS and the start of the corresponding
frame on RSDn/MRSD, the CET is counted from the active edge of
RSFSn/MRSFS (refer to the example in Figure 23). The signal on
RSSIGn/MRSSIG (if it exists) is aligned to RSDn/MRSD.
Note that it is a special case when the BRXSMFP and the ALTIFP
(b2, b0, E1-011H) are both set to logical 1. In this case, there is bit offset
between the output on RSFSn and RSDn. Refer to Table 19 for the
details.
Table 16: Offset in Different Operation Modes
Operation Mode
FPMODE (b5, E1-011H)
Offset
Receive Clock Slave mode
1
The offset is between RSCFS and the start of the corresponding frame on RSDn (and RSSIGn).
0
The offset is between RSFSn and the start of the corresponding frame on RSDn (and RSSIGn).
Receive Clock Master mode
0 (must be zero)
The offset is between RSFSn and the start of the corresponding frame on RSDn.
Receive Multiplexed mode
1 (in any of the eight framers) The offset is between MRSCFS and the start of the corresponding frame on MRSD and MRSSIG.
0
The offset is between MRSFS and the start of the corresponding frame on MRSD and MRSSIG.
Table 17: Receive System Interface Bit Offset (FPMODE [b5, E1-011H] = 0)
FE (b3, E1-010H)
DE (b4, E1-010H)
BOFF[2:0] (b2~0, E1-014H)
000
001
010
011
100
101
110
111
0
4
6
8
101214
16
18
CET
0
1
3
5
7
9
11
13
15
17
1
0
3
5
7
9
11
13
15
17
1
4
6
8
101214
16
18
Table 18: Receive System Interface Bit Offset (FPMODE [b5, E1-011H] = 1)
FE (b3, E1-010H) DE (b4, E1-010H)
BOFF[2:0] (b2~0, E1-014H)
000
001
010
011
100
101
110
111
0
2
4
6
8
10
12
14
16
CET
0
1
3579
11
13
15
1
0
1
3579
11
13
15
1
2
4
6
8
10
12
14
16
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