參數(shù)資料
型號(hào)： IDT82V2616BBG
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 19/99頁(yè)
文件大?。?/td> 0K
描述： IC INVERSE MUX 16CH ATM 272-PBGA
標(biāo)準(zhǔn)包裝： 1
應(yīng)用： 無(wú)線
接口： Utopia
電源電壓： 2.97 V ~ 3.63 V
封裝/外殼： 260-BGA
供應(yīng)商設(shè)備封裝： 260-PBGA（19x19）
包裝： 托盤
安裝類型： 表面貼裝
其它名稱： 82V2616BBG
INTERFACE
26
December 4, 2006
IDT82V2616
Inverse Multiplexing for ATM
3.3.5
REGISTER DESCRIPTION
Table-5 Input FIFO Data Length Register (INPUT_FIFO_LENGTH_REG)
(R/W, Address=00H)
Symbol
Position
Default
Description
-
7-5
0
Reserved.
Input_Message_Length[4:0]
4-0
0
These 5 bits contain the message length in the Input FIFO which should be written after the mes-
sage is sent to the Input FIFO. The valid length is from 0 to 16 bytes.
Table-6 Output FIFO Data Length Register (OUTPUT_FIFO_LENGTH_REG)
(R, Address=01H)
Symbol
Position
Default
Description
-
7-5
0
Reserved.
Output_Message_Length[4:0]
4-0
0
These 5 bits contain the length of the message in the Output FIFO. Valid length is from 0 to 16
bytes.
Table-7 Output FIFO Data Register (OUTPUT_FIFO_DATA_REG)
(R, Address=02H)
Symbol
Position
Default
Description
Output_Data[7:0]
7-0
0
These bits contain the data from the message Output FIFO. The complete message can be
retrieved by continuously reading this register.
Table-8 Input FIFO Data Register (INPUT_FIFO_DATA_REG)
(R/W, Address=03H)
Symbol
Position
Default
Description
Input_Data[7:0]
7-0
0
These bits contain data to be sent to the Input FIFO. By continuously writing to this register, a
complete message can be sent. Before the message is sent, the Input_FIFO_empty_state bit in
the EP_interrupt status register should be polled to see whether the Input FIFO is available for
writing. After the message is sent, the message length should be written to the EP_Tx_length reg-
ister.
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PDF描述
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