參數(shù)資料
型號： IDT82V2616BBG
廠商： IDT, Integrated Device Technology Inc
文件頁數(shù)： 20/99頁
文件大小： 0K
描述： IC INVERSE MUX 16CH ATM 272-PBGA
標(biāo)準(zhǔn)包裝： 1
應(yīng)用： 無線
接口： Utopia
電源電壓： 2.97 V ~ 3.63 V
封裝/外殼： 260-BGA
供應(yīng)商設(shè)備封裝： 260-PBGA（19x19）
包裝： 托盤
安裝類型： 表面貼裝
其它名稱： 82V2616BBG
INTERFACE
27
December 4, 2006
IDT82V2616
Inverse Multiplexing for ATM
Table-9 FIFO Interrupt Enable Register (FIFO_INT_ENABLE_REG)
(R/W, Address=04H)
Symbol
Position
Default
Description
-
7-3
0
Reserved.
Input_FIFO_empty_int_en
2
0
Input FIFO empty interrupt enable
0: Interrupt disabled
1: Interrupt enabled
Input_FIFO_overflow_int_en
1
0
Input FIFO overflow interrupt enable
0: Interrupt disabled
1: Interrupt enabled
Output_FIFO_msg_available_int_en
0
Output FIFO message available interrupt enable
0: Interrupt disabled
1: Interrupt enabled
Table-10 FIFO Interrupt Status Register (FIFO_STATE_REG)
(R, Address=05H)
Symbol
Position
Default
Description
HW_version
7-3
1
Current device version. For revision A and B, these bits are ‘0000’. For revision C, these bits are
‘0001’.
Input_FIFO_empty_state
2
1
Input FIFO availability status
0: Input FIFO is not available for writing.
1: Input FIFO is available for writing.
Input_FIFO_overflow_state
1
0
Input FIFO overflow status
0: Input FIFO is not full.
1: Input FIFO is full.
Output_FIFO_msg_available_state
0
Output FIFO message availability status
0: No message is in the Output FIFO.
1: A message is in the Output FIFO.
Table-11 FIFO Interrupt Reset Register (FIFO_INT_RESET_REG)
(W, Address=06H)
Symbol
Position
Default
Description
-
7-2
0
Reserved.
Input_FIFO_overflow&empty_int_rst
1
0
Write ‘1’ to clear the Input_FIFO_overflow_state status and Input_FIFO_empty_state status.
Output_FIFO_msg_available_int_rst
0
Write ‘1’ to clear the Output_FIFO_msg_available_state status.
Table-12 Output FIFO Internal State Register (OUTPUT_FIFO_INTERNAL_STATE_REG)
(R, Address=07H)
Symbol
Position
Default
Description
-
7-5
0
Reserved.
Output_remain_msg_length[4:0]
4-0
0
The length of the message remaining in the Output FIFO to be read by the external microproces-
sor.
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