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參數(shù)資料
| 型號(hào)： | IDT82V3280EQG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 102/171頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SE STRATUM 2 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 托盤 |
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IDT82V3280
WAN PLL
Functional Description
36
December 9, 2008
phase locked to any input clock. The T4 DPLL freezes at the operating
frequency when it enters Holdover mode. The accuracy is 4.4X10-8
ppm.
Table 21: Related Bit / Register in Chapter 3.10
Bit
Register
Address (Hex)
CURRENT_PH_DATA[15:0]
CURRENT_DPLL_PHASE[15:8]_STS, CURRENT_DPLL_PHASE[7:0]_STS
69 *, 68 *
CURRENT_DPLL_FREQ[23:0]
CURRENT_DPLL_FREQ[23:16]_STS, CURRENT_DPLL_FREQ[15:8]_STS,
CURRENT_DPLL_FREQ[7:0]_STS
64 *, 63 *, 62 *
T0_DPLL_START_BW[4:0]
T0_DPLL_START_BW_DAMPING_CNFG
56
T0_DPLL_START_DAMPING[2:0]
T0_DPLL_ACQ_BW[4:0]
T0_DPLL_ACQ_BW_DAMPING_CNFG
57
T0_DPLL_ACQ_DAMPING[2:0]
T0_DPLL_LOCKED_BW[4:0]
T0_DPLL_LOCKED_BW_DAMPING_CNFG
58
T0_DPLL_LOCKED_DAMPING[2:0]
AUTO_BW_SEL
T0_BW_OVERSHOOT_CNFG
59
FAST_LOS_SW
PHASE_LOSS_FINE_LIMIT_CNFG
5B *
TEMP_HOLDOVER_MODE[1:0]
T0_HOLDOVER_MODE_CNFG
5C
MAN_HOLDOVER
AUTO_AVG
FAST_AVG
READ_AVG
T0_HOLDOVER_FREQ[23:0]
T0_HOLDOVER_FREQ[23:16]_CNFG, T0_HOLDOVER_FREQ[15:8]_CNFG,
T0_HOLDOVER_FREQ[7:0]_CNFG
5F, 5E, 5D
T4_DPLL_LOCKED_BW[1:0]
T4_DPLL_LOCKED_BW_DAMPING_CNFG
61
T4_DPLL_LOCKED_DAMPING[2:0]
T4_T0_SEL
T4_T0_REG_SEL_CNFG
07
Note: * The setting in the 5B, 62 ~ 64, 68 and 69 registers is either for T0 path or for T4 path, as determined by the T4_T0_SEL bit.
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