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參數(shù)資料
| 型號： | IDT82V3280EQG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 124/171頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SE STRATUM 2 100TQFP |
| 標準包裝： | 90 |
| 類型： | 時鐘/頻率發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 托盤 |
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IDT82V3280
WAN PLL
Microprocessor Interface
56
December 9, 2008
5.5
SERIAL MODE
In a read operation, the active edge of SCLK is selected by CLKE.
When CLKE is asserted low, data on SDO will be clocked out on the ris-
ing edge of SCLK. When CLKE is asserted high, data on SDO will be
clocked out on the falling edge of SCLK.
In a write operation, data on SDI will be clocked in on the rising edge
of SCLK.
Figure 23. Serial Read Timing Diagram (CLKE Asserted Low)
Figure 24. Serial Read Timing Diagram (CLKE Asserted High)
Table 39: Read Timing Characteristics in Serial Mode
Symbol
Parameter
Min
Typ
Max
Unit
T
One cycle time of the master clock
12.86
ns
tin
Delay of input pad
5
ns
tout
Delay of output pad
5
ns
tsu1
Valid SDI to valid SCLK setup time
4
ns
tsu2
Valid CS to valid SCLK setup time
14
ns
td1
Valid SCLK to valid data delay time
10
ns
td2
CS rising edge to SDO high impedance delay time
10
ns
tpw1
SCLK pulse width low
3.5T + 5
ns
tpw2
SCLK pulse width high
3.5T + 5
ns
th1
Valid SDI after valid SCLK hold time
6
ns
th2
Valid CS after valid SCLK hold time (CLKE = 0/1)
5
ns
tTI
Time between consecutive Read-Read or Read-Write accesses
(CS rising edge to CS falling edge)
10
ns
CS
SCLK
SDI
SDO
High-Z
D0
D1
D2
D3 D4
D5
D6
D7
tpw2
tpw1
tsu2
tsu1
th1
th2
td1
t
d2
R/W A0
A1
A2
A3
A4
A5
A6
CS
SCLK
SDI
SDO
High-Z
R/W
A0
A1
A2
A3
A4
A5
A6
D0
D1
D2
D3
D4
D5
D6
D7
td1
td2
th2
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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