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參數(shù)資料
| 型號(hào)： | IDT82V3280EQG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 110/171頁 |
| 文件大小： | 0K |
| 描述： | IC PLL WAN SE STRATUM 2 100TQFP |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 類型： | 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 托盤 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁當(dāng)前第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁
IDT82V3280
WAN PLL
Functional Description
43
December 9, 2008
Figure 11. 0.5 UI Late Frame Sync Input Signal Timing
Figure 12. 1 UI Late Frame Sync Input Signal Timing
T0 selected
input clock
Output clocks
EX_SYNC1
Frame sync
output signals
T0 selected
input clock
Output clocks
EX_SYNC1
Frame sync
output signals
Table 28: Related Bit / Register in Chapter 3.13
Bit
Register
Address (Hex)
OUT6_PECL_LVDS
DIFFERENTIAL_IN_OUT_OSCI_CNFG
0A
OUT7_PECL_LVDS
OUTn_PATH_SEL[3:0] (1
≤ n ≤ 7)
OUT1_FREQ_CNFG ~ OUT7_FREQ_CNFG
6B ~ 71
OUTn_DIVIDER[3:0] (1
≤ n ≤ 7)
OUT8_PATH_SEL
OUT8_FREQ_CNFG
72
400HZ_SEL
AMI_OUT_DUTY
T4_INPUT_FAIL 1
OUT8_EN
OUT9_PATH_SEL
OUT9_FREQ_CNFG
73
OUT9_EN
T4_INPUT_FAIL 2
IN_SONET_SDH
INPUT_MODE_CNFG
09
AUTO_EXT_SYNC_EN
EXT_SYNC_EN
OUTn_INV (1
≤ n ≤ 7 or n = 9)
OUT9_FREQ_CNFG, OUT8_FREQ_CNFG
73, 72
8K_EN
FR_MFR_SYNC_CNFG
74
2K_EN
8K_INV
2K_INV
8K_PUL
2K_PUL
2K_8K_PUL_POSITION
SYNC_MON_LIMT[2:0]
SYNC_MONITOR_CNFG
7C
SYNC_PH1[1:0]
SYNC_PHASE_CNFG
7D
EX_SYNC_ALARM_MON
OPERATING_STS
52
EX_SYNC_ALARM 1
INTERRUPTS3_STS
0F
EX_SYNC_ALARM 2
INTERRUPTS3_ENABLE_CNFG
12
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