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參數(shù)資料
| 型號： | IDT82V3280EQG |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 162/171頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC PLL WAN SE STRATUM 2 100TQFP |
| 標準包裝： | 90 |
| 類型： | 時鐘/頻率發(fā)生器，多路復用器 |
| PLL： | 是 |
| 主要目的： | 以太網(wǎng)，SONET/SDH，Stratum |
| 輸入： | CMOS，LVDS，PECL |
| 輸出： | CMOS，LVDS，PECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 14:9 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 622.08MHz |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 100-LQFP 裸露焊盤 |
| 供應商設(shè)備封裝： | 100-TQFP-EP（14x14） |
| 包裝： | 托盤 |
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IDT82V3280
WAN PLL
Programming Information
90
December 9, 2008
IN12_CNFG - Input Clock 12 Configuration
Address: 20H
Type: Read / Write
Default Value: 00000001
Bit
Name
Description
7
DIRECT_DIV
Refer to the description of the LOCK_8K bit (b6, 20H).
6LOCK_8K
This bit, together with the DIRECT_DIV bit (b7, 20H), determines whether the DivN Divider or the Lock 8k Divider is used for
IN12:
5 - 4
BUCKET_SEL[1:0]
These bits select one of the four groups of leaky bucket configuration registers for IN12:
00: Group 0; the addresses of the configuration registers are 31H ~ 34H. (default)
01: Group 1; the addresses of the configuration registers are 35H ~ 38H.
10: Group 2; the addresses of the configuration registers are 39H ~ 3CH.
11: Group 3; the addresses of the configuration registers are 3DH ~ 40H.
3 - 0
IN_FREQ[3:0]
These bits set the DPLL required frequency for IN12:
0000: 8 kHz.
0001: 1.544 MHz (when the IN_SONET_SDH bit (b2, 09H) is ‘1’) / 2.048 MHz (when the IN_SONET_SDH bit (b2, 09H) is ‘0’).
(default)
0010: 6.48 MHz.
0011: 19.44 MHz.
0100: 25.92 MHz.
0101: 38.88 MHz.
0110 ~ 1000: Reserved.
1001: 2 kHz.
1010: 4 kHz.
1011 ~ 1111: Reserved.
For IN12, the required frequency should not be set higher than that of the input clock.
76
543
210
DIRECT_DIV
LOCK_8K
BUCKET_SEL1
BUCKET_SEL0
IN_FREQ3
IN_FREQ2
IN_FREQ1
IN_FREQ0
DIRECT_DIV bit
LOCK_8K bit
Used Divider
0
Both bypassed (default)
0
1
Lock 8k Divider
10
DivN Divider
11
Reserved
相關(guān)PDF資料 |
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參數(shù)描述 |
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