參數(shù)資料
型號(hào)： IDT88P8344BHI
廠商： IDT, Integrated Device Technology Inc
文件頁(yè)數(shù)： 3/98頁(yè)
文件大小： 0K
描述： IC SPI3-SPI4 EXCHANGE 820-PBGA
標(biāo)準(zhǔn)包裝： 24
系列： *
其它名稱(chēng)： 88P8344BHI
11
IDT88P8344 SPI EXCHANGE 4 x SPI-3 TO SPI-4
INDUSTRIALTEMPERATURERANGE
APRIL 10, 2006
Generic Name
Specific Name
I/O type
Description
Mode
Link
PHY
I_DCLK (P & N) SPI4_I_DCLK_P
I LVDS
Ingress data clock
RDCLK
TDCLK
SPI4_I_DCLK_N
I_DAT[15:0]
SPI4_I_DAT_P[15:0]
I LVDS
Ingress data bus
RDAT
TDAT
(P & N)
SPI4_I_DAT_N[15:0]
I_CRTL (P & N) SPI4_I_CTRL_P
I LVDS
Ingress control word
RCTL
TCTL
SPI4_I_CTRL_N
I_SCLK_L
SPI4_I_SCLK_P
O LVDS
Ingressstatusclock
RSCLK
TSCLK
(P & N)
SPI4_I_SCLK_N
I_STAT_L[1:0]
SPI4_I_STAT_P[1:0]
O LVDS
Ingressstatusinfo
RSTAT
TSTAT
(P & N)
SPI4_I_STAT_N[1:0]
I_SCLK_T
SPI4_I_SCLK_T
O LVTTL Ingressstatusclock
RSCLK
TSCLK
I_STAT_T[1:0]
SPI4_I_STAT_T[1:0]
O LVTTL Ingressstatusinfo
RSTAT
TSTAT
BIAS
Analog
Use an external 3K Ohm
----------
1% resistor to VSS
LVDS_STA
I-PU
LVDS(high)/LVTTL (low) status
----------
selection (See Note below)
TABLE 5 – SPI-4 INGRESS INTERFACE DEFINITION
Generic Name
Specific Name
I/O type
Description
Mode
Link
PHY
E_DCLK (P & N) SPI4_E_DCLK_P
O LVDS Egress data clock
TDCLK
RDCLK
SPI4_E_DCLK_N
E_DAT[15:0]
SPI4_E_DAT_P[15:0]
O LVDS
Egress data bus
TDAT[15:0] RDAT[15:0]
(P & N)
SPI4_E_DAT_N[15:0]
E_CRTL (P & N) SPI4_E_CTRL_P
O LVDS
Egress control word
TCTL
RCTL
SPI4_E_CTRL_N
E_SCLK_L
SPI4_E_SCLK_P
I LVDS
Egressstatusclock
TSCLK
RSCLK
(P & N)
SPI4_E_SCLK_N
E_STAT_L[1:0]
SPI4_E_STAT_P[1:0]
I LVDS
Egressstatusinfo
TSTAT[1:0] RSTAT[1:0]
(P & N)
SPI4_E_STAT_N[1:0]
E_SCLK_T
SPI4_E_SCLK_T
I-ST LVTTL Egressstatusclock
TSCLK
RSCLK
E_STAT_T[1:0]
SPI4_E_STAT_T[1:0] I-PU LVTTL Egressstatusinfo
TSTAT
RSTAT[1:0]
TABLE 6 – SPI-4 EGRESS INTERFACE DEFINITION
SPI-4 (one instantiation)
For the SPI-4 interface, each pin is used differently depending whether the
SPI-4 is in Link mode or in PHY mode. The pin is given a generic name, shown
in the Name column, and mapped to the OIF standard pin name according to
the mode of operation of the interface (Link to PHY).
NOTE
:
1. A hardware reset or software reset must be performed after changing the level of this pin.
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