參數(shù)資料
型號(hào)： ISP1760
廠商： NXP Semiconductors N.V.
英文描述： Hi-Speed Universal Serial Bus host controller for embedded applications
中文描述： 高速嵌入式應(yīng)用的通用串行總線主控制器
文件頁(yè)數(shù)： 92/105頁(yè)
文件大?。?/td> 449K
代理商： ISP1760
9397 750 13257
Koninklijke Philips Electronics N.V. 2004. All rights reserved.
Product data sheet
Rev. 01 — 8 November 2004
92 of 105
Philips Semiconductors
ISP1760
Embedded Hi-Speed USB host controller
14.2.2
Single cycle: DMA write
DREQ and DACK are active HIGH.
Fig 16. DMA write (single cycle).
Table 97:
V
CC(I/O)
= 1.65 V to 1.95 V; T
amb
=
40
°
C to +85
°
C; unless otherwise specified.
Symbol Parameter
t
a15
DACK assertion time after DREQ assertion
t
a25
WR_N assertion time after DACK assertion
t
h15
data hold time after WR_N deassertion
t
h25
DACK hold time after WR_N deassertion
t
su15
data set-up time before WR_N deassertion
t
a35
DREQ deassertion time after WR_N assertion
t
cy15
last DACK strobe deassertion to next DREQ
assertion time
t
w15
WR_N pulse width
DMA write (single cycle)
Min
0
1
3
0
5.5
22
82
Max
-
-
-
-
-
-
-
Unit
ns
ns
ns
ns
ns
ns
ns
22
-
ns
Table 98:
V
CC(I/O)
= 3.3 V to 3.6 V; T
amb
=
40
°
C to +85
°
C; unless otherwise specified.
Symbol Parameter
t
a15
DACK assertion time after DREQ assertion
t
a25
WR_N assertion time after DACK assertion
t
h15
data hold time after WR_N deassertion
t
h25
DACK hold time after WR_N deassertion
t
su15
data set-up time before WR_N deassertion
t
a35
DREQ deassertion time after WR_N assertion
t
cy15
last DACK strobe deassertion to next DREQ
assertion time
t
w15
WR_N pulse width
DMA write (single cycle)
Min
0
1
2
0
5.5
8.9
82
Max
-
-
-
-
-
-
-
Unit
ns
ns
ns
ns
ns
ns
ns
22
-
ns
004aaa525
data
DATA
data 1
DREQ
WR_N
DACK
t
a15
t
a25
t
h15
t
h25
t
su15
t
a35
t
cy15
t
w15
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