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參數(shù)資料
| 型號： | ISPPAC-CLK5308S-01T48C |
| 廠商： | Lattice Semiconductor Corporation |
| 文件頁數(shù)： | 5/56頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC BUFFER FANOUT ISP UNIV 48TQFP |
| 標(biāo)準(zhǔn)包裝： | 250 |
| 系列： | ispClock™ |
| 類型： | 時鐘發(fā)生器，扇出配送，零延遲緩沖器 |
| PLL： | 帶旁路 |
| 輸入： | HSTL，LVCMOS，LVDS，LVPECL，LVTTL，SSTL |
| 輸出： | eHSTL，HSTL，LVCMOS，LVTTL，SSTL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:8 |
| 差分 - 輸入:輸出： | 是/無 |
| 頻率 - 最大： | 267MHz |
| 除法器/乘法器： | 是/無 |
| 電源電壓： | 3 V ~ 3.6 V |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 48-LQFP |
| 供應(yīng)商設(shè)備封裝： | 48-TQFP（7x7） |
| 包裝： | 托盤 |
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Lattice Semiconductor
ispClock5300S Family Data Sheet
13
Static Phase Offset vs. Reference Clock Logic Type
Boundary Scan Logic
Symbol
Reference Clock Logic
(REFA/REFB)
Feedback Input
Logic (FBK)
Feedback Output Logic
(BANK_xA/BANK_xB)
Min.
Max.
Units
t(φ) – Static Phase Offset
LVCMOS 33
LVCMOS33
-40
100
ps
LVCMOS 25
LVCMOS25
-70
80
ps
LVCMOS 18
LVCMOS18
-80
80
ps
SSTL3
-70
390
ps
SSTL2
-70
340
ps
HSTL(1.5V)
-100
360
ps
eHSTL(1.8V)
-100
360
ps
LVDS (2.5V)
1
LVDS-Single Ended
LVCMOS25
140
530
ps
LVPECL
1
LVPECL-Single Ended LVCMOS33
80
300
ps
1. The output clock to feedback can be skewed to center the static phase offset spread.
Symbol
Parameter
Min.
Max.
Units
tBTCP
TCK (BSCAN Test) Clock Cycle
40
—
ns
tBTCH
TCK (BSCAN Test) Pulse Width High
20
—
ns
tBTCL
TCK (BSCAN Test) Pulse Width Low
20
—
ns
tBTSU
TCK (BSCAN Test) Setup Time
8
—
ns
tBTH
TCK (BSCAN Test) Hold Time
10
—
ns
tBRF
TCK (BSCAN Test) Rise and Fall Rate
50
—
mV/ns
tBTCO
TAP Controller Falling Edge of Clock to Valid Output
—
10
ns
tBTOZ
TAP Controller Falling Edge of Clock to Data Output Disable
—
10
ns
tBTVO
TAP Controller Falling Edge of Clock to Data Output Enable
—
10
ns
tBVTCPSU
BSCAN Test Capture Register Setup Time
8
—
ns
tBTCPH
BSCAN Test Capture Register Hold Time
10
—
ns
tBTUCO
BSCAN Test Update Register, Falling Edge of Clock to Valid Output
—
25
ns
tBTUOZ
BSCAN Test Update Register, Falling Edge of Clock to Output Disable
—
25
ns
tBTUOV
BSCAN Test Update Register, Falling Edge of Clock to Output Enable
—
25
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| ISPPACCLK5308S-01T48C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended |
| ispPAC-CLK5308S-01T48I | 功能描述:時鐘驅(qū)動器及分配 ISP 0 Delay Unv Fan- Out Buf-Sngl End I RoHS:否 制造商:Micrel 乘法/除法因子:1:4 輸出類型:Differential 最大輸出頻率:4.2 GHz 電源電壓-最大: 電源電壓-最小:5 V 最大工作溫度:+ 85 C 封裝 / 箱體:SOIC-8 封裝:Reel |
| ISPPACCLK5308S-01T48I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended |
| ISPPACCLK5308S-01T64C | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended |
| ISPPACCLK5308S-01T64I | 制造商:LATTICE 制造商全稱:Lattice Semiconductor 功能描述:In-System Programmable, Zero-Delay, Universal Fan-Out Buffer, Single-Ended |
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