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參數(shù)資料
| 型號(hào)： | IXF1010 |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 10 CHANNEL(S), 1000M bps, LOCAL AREA NETWORK CONTROLLER, CBGA552 |
| 封裝： | 25 X 25 MM, 1 MM PITCH, CERAMIC, BGA-552 |
| 文件頁數(shù)： | 60/116頁 |
| 文件大?。?/td> | 1392K |
| 代理商： | IXF1010 |
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IXF1010 — 10-Port 100/1000 Mbps Ethernet MAC
48
Preliminary Datasheet
Document #: 249839
Revision #: 001
Rev. Date: April 29, 2002
3.6.3
Endian
The Endian of the CPU interface may be changed to allow connection of various CPUs to the
IXF1010. The Endian selection is determined by setting the Endian bit in the CPU Interface
Register (see Table 67 on page 92).
3.7
Clocks
The IXF1010 device has system interface reference clocks, SPI4-2 data path input and output
clocks, RGMII input and output clocks, MDIO output clock, JTAG input clock, and LED output
clock. All of these clock sources have unique requirements. This section will detail these
requirements.
3.7.1
System Interface Reference Clocks
There are two system interface clocks required by the IXF1010 devices.
The system interface clock, which supplies the clock to the majority of the internal circuitry, is the
125 MHz clock. The source of this clock must meet the following specifications:
2.5 V CMOS drive
+/- 50ppm
Maximum duty cycle distortion 40/60
The other system interface clock supplies the clock source for the SPI4-2 receive circuitry. The
source of this clock must meet the following specifications.
2.5 V CMOS drive
1/8 frequency of the SPI4-2 data path frequency
Maximum duty cycle distortion 45/55
Maximum peak-to-peak jitter (low and high frequency) of 125 pS.
3.7.2
SPI4-2 Receive and Transmit Data Path Clocks
The SPI4-2 data path clocks are compliant with the OIF 2000.88.4 Specification.
The IXF1010 has the following requirements on the transmit data path:
2.5 V LVDS drive
Maximum duty cycle distortion 45/55
Maximum peak-to-peak jitter (low and high frequency) of 125 pS
Stable (frequency and level) when reset is removed or when sourced, whichever happens last
The IXF1010 meets the following specifications on the receive data path:
2.5 V LVDS drive
Maximum duty cycle distortion 45/55
Maximum peak-to-peak jitter (low and high frequency) of 125 pS
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| JANTX1N3595US-1 | 0.15 A, SILICON, SIGNAL DIODE |
| JAN1N3595US-1 | 0.15 A, SILICON, SIGNAL DIODE |
| JANTXV1N3595US-1 | 0.15 A, SILICON, SIGNAL DIODE |
| JANS1N3595-1 | 0.15 A, 125 V, SILICON, SIGNAL DIODE, DO-35 |
| JAN1N3595 | 0.15 A, SILICON, SIGNAL DIODE, DO-35 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| IXF-10A15AF | 制造商:ILSI 制造商全稱:ILSI America LLC 功能描述:Crystal Filter 3 Lead Metal Package |
| IXF-10A15AT | 制造商:ILSI 制造商全稱:ILSI America LLC 功能描述:Crystal Filter 3 Lead Metal Package |
| IXF-10A15BF | 制造商:ILSI 制造商全稱:ILSI America LLC 功能描述:Crystal Filter 3 Lead Metal Package |
| IXF-10A15BT | 制造商:ILSI 制造商全稱:ILSI America LLC 功能描述:Crystal Filter 3 Lead Metal Package |
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