參數(shù)資料
型號: KEYMATEK
廠商: Silicon Laboratories Inc
文件頁數(shù): 193/250頁
文件大?。?/td> 0K
描述: BOARD EVAL ITO FILM F800
標準包裝: 1
系列: QuickSense™
傳感器類型: 觸摸,電容式
傳感范圍: 13 個按鈕/鍵
接口: USB
嵌入式: 是,MCU,8 位
已供物品: 板,線纜
已用 IC / 零件: C8051F800
產(chǎn)品目錄頁面: 626 (CN2011-ZH PDF)
其它名稱: 336-1818
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Rev. 1.0
47
C8051F80x-83x
8.1. Output Code Formatting
The ADC measures the input voltage with reference to GND. The registers ADC0H and ADC0L contain the
high and low bytes of the output conversion code from the ADC at the completion of each conversion. Data
can be right-justified or left-justified, depending on the setting of the AD0LJST bit. Conversion codes are
represented as 10-bit unsigned integers. Inputs are measured from 0 to VREF x 1023/1024. Example
codes are shown below for both right-justified and left-justified data. Unused bits in the ADC0H and ADC0L
registers are set to 0.
8.2. 8-Bit Mode
Setting the ADC08BE bit in register ADC0CF to 1 will put the ADC in 8-bit mode. In 8-bit mode, only the 8
MSBs of data are converted, and the ADC0H register holds the results. The AD0LJST bit is ignored for 8-
bit mode. 8-bit conversions take two fewer SAR clock cycles than 10-bit conversions, so the conversion is
completed faster, and a 500 ksps sampling rate can be achieved with a slower SAR clock.
8.3. Modes of Operation
ADC0 has a maximum conversion speed of 500 ksps. The ADC0 conversion clock is a divided version of
the system clock, determined by the AD0SC bits in the ADC0CF register.
8.3.1. Starting a Conversion
A conversion can be initiated in one of six ways, depending on the programmed states of the ADC0 Start of
Conversion Mode bits (AD0CM2–0) in register ADC0CN. Conversions may be initiated by one of the fol-
lowing:
1. Writing a 1 to the AD0BUSY bit of register ADC0CN
2. A Timer 0 overflow (i.e., timed continuous conversions)
3. A Timer 2 overflow
4. A Timer 1 overflow
5. A rising edge on the CNVSTR input signal
Writing a 1 to AD0BUSY provides software control of ADC0 whereby conversions are performed "on-
demand". During conversion, the AD0BUSY bit is set to logic 1 and reset to logic 0 when the conversion is
complete. The falling edge of AD0BUSY triggers an interrupt (when enabled) and sets the ADC0 interrupt
flag (AD0INT). When polling for ADC conversion completions, the ADC0 interrupt flag (AD0INT) should be
used. Converted data is available in the ADC0 data registers, ADC0H:ADC0L, when bit AD0INT is logic 1.
When Timer 2 overflows are used as the conversion source, Low Byte overflows are used if Timer 2/3 is in
8-bit mode; High byte overflows are used if Timer 2 is in 16-bit mode. See Section “28. Timers” on
page 209 for timer configuration.
Important Note About Using CNVSTR: The CNVSTR input pin also functions as a Port I/O pin. When the
CNVSTR input is used as the ADC0 conversion source, the associated pin should be skipped by the Digi-
tal Crossbar. See Section “23. Port Input/Output” on page 138 for details on Port I/O configuration.
Input Voltage
Right-Justified ADC0H:ADC0L
(AD0LJST = 0)
Left-Justified ADC0H:ADC0L
(AD0LJST = 1)
VREF x 1023/1024
0x03FF
0xFFC0
VREF x 512/1024
0x0200
0x8000
VREF x 256/1024
0x0100
0x4000
0
0x0000
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PDF描述
GEC22DRXI CONN EDGECARD 44POS DIP .100 SLD
RN-0512S CONV DC/DC 1.25W 05VIN 12VOUT
GBC15DRTS CONN EDGECARD 30POS DIP .100 SLD
GCC08DREI CONN EDGECARD 16POS .100 EYELET
GBC10DRAN CONN EDGECARD 20POS R/A .100 SLD
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參數(shù)描述
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