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參數(shù)資料
| 型號(hào)： | KEYMATEK |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 95/250頁 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL ITO FILM F800 |
| 標(biāo)準(zhǔn)包裝： | 1 |
| 系列： | QuickSense™ |
| 傳感器類型： | 觸摸，電容式 |
| 傳感范圍： | 13 個(gè)按鈕/鍵 |
| 接口： | USB |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 板，線纜 |
| 已用 IC / 零件： | C8051F800 |
| 產(chǎn)品目錄頁面： | 626 (CN2011-ZH PDF) |
| 其它名稱： | 336-1818 |
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C8051F80x-83x
184
Rev. 1.0
The SMBCS1–0 bits select the SMBus clock source, which is used only when operating as a master or
when the Free Timeout detection is enabled. When operating as a master, overflows from the selected
source determine the absolute minimum SCL low and high times as defined in Equation 26.1. Note that the
selected clock source may be shared by other peripherals so long as the timer is left running at all times.
For example, Timer 1 overflows may generate the SMBus and UART baud rates simultaneously. Timer
configuration is covered in Section “28. Timers” on page 209.
Equation 26.1. Minimum SCL High and Low Times
The selected clock source should be configured to establish the minimum SCL High and Low times as per
Equation 26.1. When the interface is operating as a master (and SCL is not driven or extended by any
other devices on the bus), the typical SMBus bit rate is approximated by Equation 26.2.
Equation 26.2. Typical SMBus Bit Rate
Figure 26.4 shows the typical SCL generation described by Equation 26.2. Notice that THIGH is typically
twice as large as TLOW. The actual SCL output may vary due to other devices on the bus (SCL may be
extended low by slower slave devices, or driven low by contending master devices). The bit rate when
operating as a master will never exceed the limits defined by equation Equation 26.1.
Figure 26.4. Typical SMBus SCL Generation
Setting the EXTHOLD bit extends the minimum setup and hold times for the SDA line. The minimum SDA
setup time defines the absolute minimum time that SDA is stable before SCL transitions from low-to-high.
The minimum SDA hold time defines the absolute minimum time that the current SDA value remains stable
after SCL transitions from high-to-low. EXTHOLD should be set so that the minimum setup and hold times
meet the SMBus Specification requirements of 250 ns and 300 ns, respectively. Table 26.2 shows the min-
Table 26.1. SMBus Clock Source Selection
SMBCS1
SMBCS0
SMBus Clock Source
0
Timer 0 Overflow
0
1
Timer 1 Overflow
1
0
Timer 2 High Byte Overflow
1
Timer 2 Low Byte Overflow
T
HighMin
T
LowMin
1
f
ClockSourceOverflow
----------------------------------------------
==
BitRate
f
ClockSourceOverflow
3
----------------------------------------------
=
SCL
Timer Source
Overflows
SCL High Timeout
TLow
THigh
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