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參數(shù)資料
| 型號： | KEYMATEK |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 44/250頁 |
| 文件大?。?/td> | 0K |
| 描述： | BOARD EVAL ITO FILM F800 |
| 標準包裝： | 1 |
| 系列： | QuickSense™ |
| 傳感器類型： | 觸摸，電容式 |
| 傳感范圍： | 13 個按鈕/鍵 |
| 接口： | USB |
| 嵌入式： | 是，MCU，8 位 |
| 已供物品： | 板，線纜 |
| 已用 IC / 零件： | C8051F800 |
| 產(chǎn)品目錄頁面： | 626 (CN2011-ZH PDF) |
| 其它名稱： | 336-1818 |
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C8051F80x-83x
138
Rev. 1.0
23. Port Input/Output
Digital and analog resources are available through 17 I/O pins (24-pin and 20-pin packages) or 13 I/O pins
(16-pin packages). Port pins P0.0–P1.7 can be defined as general-purpose I/O (GPIO) or assigned to one
of the internal digital resources as shown in Figure 23.4. Port pin P2.0 can be used as GPIO and is shared
with the C2 Interface Data signal (C2D). The designer has complete control over which functions are
assigned, limited only by the number of physical I/O pins. This resource assignment flexibility is achieved
through the use of a Priority Crossbar Decoder. Note that the state of a Port I/O pin can always be read in
the corresponding Port latch, regardless of the Crossbar settings.
The Crossbar assigns the selected internal digital resources to the I/O pins based on the Priority Decoder
(Figure 23.5). The registers XBR0 and XBR1, defined in SFR Definition 23.1 and SFR Definition 23.2, are
used to select internal digital functions.
All Port I/Os are 5 V tolerant (refer to Figure 23.2 for the Port cell circuit). The Port I/O cells are configured
as either push-pull or open-drain in the Port Output Mode registers (PnMDOUT, where n = 0,1). Complete
Electrical Specifications for Port I/O are given in Section “7. Electrical Characteristics” on page 39.
Figure 23.1. Port I/O Functional Block Diagram
XBR0, XBR1,
PnSKIP Registers
Digital
Crossbar
Priority
Decoder
2
P0
I/O
Cells
P0.0
P0.7
8
Port Match
P0MASK, P0MAT
P1MASK, P1MAT
UART
(I
nt
er
n
a
lDig
it
a
lSign
als
)
Highest
Priority
Lowest
Priority
SYSCLK
2
SMBus
T0, T1
2
4
PCA
2
CP0
Outputs
SPI
4
P1.0
8
(P
ort
La
tc
he
s)
P0
(P0.0-P0.7)
(P1.0-P1.7)
8
P1
PnMDOUT,
PnMDIN Registers
P1.7*
P2.0
To Analog Peripherals
(ADC0, CP0, VREF, XTAL)
External Interrupts
EX0 and EX1
P1
I/O
Cells
P2
I/O
Cells
To CS0
*Note: P1.4-P1.7
are not available
on the 16-pin
packages.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| GEC22DRXI | CONN EDGECARD 44POS DIP .100 SLD |
| RN-0512S | CONV DC/DC 1.25W 05VIN 12VOUT |
| GBC15DRTS | CONN EDGECARD 30POS DIP .100 SLD |
| GCC08DREI | CONN EDGECARD 16POS .100 EYELET |
| GBC10DRAN | CONN EDGECARD 20POS R/A .100 SLD |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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