參數(shù)資料
型號(hào): KEYMATEK
廠商: Silicon Laboratories Inc
文件頁(yè)數(shù): 33/250頁(yè)
文件大?。?/td> 0K
描述: BOARD EVAL ITO FILM F800
標(biāo)準(zhǔn)包裝: 1
系列: QuickSense™
傳感器類(lèi)型: 觸摸,電容式
傳感范圍: 13 個(gè)按鈕/鍵
接口: USB
嵌入式: 是,MCU,8 位
已供物品: 板,線(xiàn)纜
已用 IC / 零件: C8051F800
產(chǎn)品目錄頁(yè)面: 626 (CN2011-ZH PDF)
其它名稱(chēng): 336-1818
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C8051F80x-83x
128
Rev. 1.0
SFR Address = 0xEF
SFR Definition 21.2. RSTSRC: Reset Source
Bit
76543210
Name
FERROR
C0RSEF
SWRSF
WDTRSF
MCDRSF
PORSF
PINRSF
Type
R
R/W
R
R/W
R
Reset
0
Varies
Bit
Name
Description
Write
Read
7
Unused
Unused.
Don’t care.
0
6FERROR Flash Error Reset Flag.
N/A
Set to 1 if Flash
read/write/erase error
caused the last reset.
5
C0RSEF
Comparator0 Reset Enable
and Flag.
Writing a 1 enables
Comparator0 as a reset
source (active-low).
Set to 1 if Comparator0
caused the last reset.
4SWRSF
Software Reset Force and
Flag.
Writing a 1 forces a sys-
tem reset.
Set to 1 if last reset was
caused by a write to
SWRSF.
3
WDTRSF Watchdog Timer Reset Flag. N/A
Set to 1 if Watchdog Timer
overflow caused the last
reset.
2
MCDRSF Missing Clock Detector
Enable and Flag.
Writing a 1 enables the
Missing Clock Detector.
The MCD triggers a reset
if a missing clock condition
is detected.
Set to 1 if Missing Clock
Detector timeout caused
the last reset.
1PORSF
Power-On / VDD Monitor
Reset Flag, and VDD monitor
Reset Enable.
Writing a 1 enables the
VDD monitor as a reset
source.
Writing 1 to this bit
before the VDD monitor
is enabled and stabilized
may cause a system
reset.
Set to 1 anytime a power-
on or VDD monitor reset
occurs.
When set to 1 all other
RSTSRC flags are inde-
terminate.
0PINRSF
HW Pin Reset Flag.
N/A
Set to 1 if RST pin caused
the last reset.
Note:
Do not use read-modify-write operations on this register
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PDF描述
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