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參數(shù)資料
| 型號： | M16C |
| 廠商： | Mitsubishi Electric Corporation |
| 英文描述： | SR BTS PC 13 ASY C |
| 中文描述： | 單片16位CMOS微機 |
| 文件頁數(shù)： | 61/349頁 |
| 文件大?。?/td> | 5388K |
| 代理商： | M16C |
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Mitsubishi microcomputers
M16C / 62P Group
SINGLE-CHIP 16-BIT CMOS MICROCOMPUTER
Clock Generation Circuit
60
development
Preliminary Specifications Rev.1.0
Specifications in this manual are tentative and subject to change.
(3) Ring Oscillator Clock
This clock, approximately 1 MHz, is supplied by a ring oscillator. This clock is used as the clock source for
the CPU and peripheral function clocks. In addition, if the PM22 bit of PM2 register is “1” (ring oscillator
clock for the watchdog timer count source), this clock is used as the count source for the watchdog timer.
After reset, the ring oscillator clock is turned off. It is turned on by setting the CM21 bit of CM2 register to
“1” (ring oscillator clock), and is used as the clock source for the CPU and peripheral function clocks, in
place of the main clock. If the main clock stops oscillating when the CM20 bit of CM2 register is “1”
(oscillation stop, re-oscillation detection function enabled) and the CM27 bit is “1” (oscillation stop, re-
oscillation detection interrupt), the ring oscillator automatically starts operating, supplying the necessary
clock for the microcomputer.
(4) PLL Clock
The PLL clock is generated from the main clock by a PLL frequency synthesizer. This clock is used as the
clock source for the CPU and peripheral function clocks. After reset, the PLL clock is turned off. The PLL
frequency synthesizer is activated by setting the PLC07 bit to “1” (PLL operation). When the PLL clock is
used as the clock source for the CPU clock, wait t
su
(PLL) for the PLL clock to be stable, and then set the
CM11 bit in the CM1 register to “1”.
To enter wait or stop mode, set the CM11 bit to “0” (main clock for the CPU clock source) and then the
PLC07 bit of PLC0 register to “0” (PLL off) before entering that mode. Figure 1.9.9 shows the procedure
for using the PLL clock as the clock source for the CPU.
The PLL clock frequency is determined by the equation below.
PLL clock frequency=f(X
IN
) X (multiplying factor set by the PLC02 to PLC00 bits PLC0 register
(However, 10 MHz
≤
PLL clock frequency
≤
24 MHz)
The PLC02 to PLC00 bits can be set only once after reset. Table 1.9.2 shows the example for setting PLL
clock frequencies.
X
IN
(MHz)
PLC02
PLC01
PLC00
Multiplying factor
PLL clock
(MHz)(Note)
10
5
3.33
2.5
12
6
4
3
0
0
0
1
0
0
0
1
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
0
2
4
6
8
2
4
6
8
20
24
Note: 10MHz
≤
PLL clock frequency
≤
24MHz.
Table 1.9.2. Example for Setting PLL Clock Frequencies
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