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參數(shù)資料
| 型號： | M68HC12B |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 101/334頁 |
| 文件大小： | 1671K |
| 代理商： | M68HC12B |
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FLASH EEPROM Registers
M68HC12B Family Data Sheet, Rev. 9.1
Freescale Semiconductor
101
GADR — Gate/Drain Stress Test Select Bit
0 = Selects the drain stress circuitry
1 = Selects the gate stress circuitry
HVT — Stress Test High Voltage Status Bit
0 = High voltage not present during stress test
1 = High voltage present during stress test
FENLV — Enable Low Voltage Bit
0 = Disables low voltage transistor in current reference circuit
1 = Enables low voltage transistor in current reference circuit
FDISVFP — Disable Status V
FP
Voltage Lock Bit
When the V
FP
pin is below normal programming voltage, the FLASH module will not allow writing to
the LAT bit; the user cannot erase or program the FLASH module. The FDISVFP control bit enables
writing to the LAT bit regardless of the voltage on the V
FP
pin.
0 = Enable the automatic lock mechanism if V
FP
is low.
1 = Disable the automatic lock mechanism if V
FP
is low.
VTCK — V
T
Check Test Enable Bit
When VTCK is set, the FLASH EEPROM module uses the V
FP
pin to control the control gate voltage;
the sense amp timeout path is disabled. This allows for indirect measurements of the bit cells’ program
and erase threshold. If V
FP
< V
ZBRK
(breakdown voltage), the control gate will equal the V
FP
voltage.
If V
FP
> V
ZBRK
, the control gate will be regulated by this equation:
Control gate voltage = V
ZBRK
+
0.44
×
(V
FP
V
ZBRK
)
0 = V
T
test disable
1 = V
T
test enable
STRE — Spare Test Row Enable Bit
The spare test row consists of one FLASH EEPROM array row. The spare test row is reserved and
contains production test information which must be maintained through several erase cycles. When
STRE is set, the decoding for the spare test row overrides the address lines which normally select the
other rows in the array.
0 = LIB accesses are to the FLASH EEPROM array.
1 = Spare test row in array enabled if SMOD is active
MWPR — Multiple Word Programming Bit
Used primarily for testing, if MPWR = 1, the two least significant address lines, ADDR1 and ADDR0,
will be ignored when programming a FLASH EEPROM location. The word location addressed if
ADDR1 and ADDR0 = 00, along with the word location addressed if ADDR1 and ADDR0 = 10, will both
be programmed with the same word data from the programming latches. This bit should not be
changed during programming.
0 = Multiple word programming disabled
1 = Program 32 bits of data
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