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參數(shù)資料
| 型號： | M68HC12B |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 204/334頁 |
| 文件大?。?/td> | 1671K |
| 代理商： | M68HC12B |
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Serial Interface
M68HC12B Family Data Sheet, Rev. 9.1
204
Freescale Semiconductor
14.3.4 Bidirectional Mode (MOMI or SISO)
In bidirectional mode, the SPI uses only one serial data pin for external device interface. The MSTR bit
decides which pin to be used. The MOSI pin becomes a serial data I/O (MOMI) pin for the master mode,
and the MISO pin becomes a serial data I/O (SISO) pin for the slave mode. The direction of each serial
I/O pin depends on the corresponding DDRS bit.
Master Mode
MSTR = 1
Figure 14-14. Normal Mode and Bidirectional Mode
14.3.5 SPI Register Descriptions
Control and data registers for the SPI subsystem are described in this section. The memory address
indicated for each register is the default address that is in use after reset. The entire 512-byte register
block can be mapped to any 2-Kbyte boundary within the standard 64-Kbyte address space. For more
information, refer to
Chapter 5 Operating Modes and Resource Mapping
.
14.3.5.1 SPI Control Register 1
Read: Anytime
Write: Anytime
SPIE — SPI Interrupt Enable Bit
0 = SPI interrupts are inhibited.
1 = Hardware interrupt sequence is requested each time the SPIF or MODF status flag is set.
When SPE = 1
Slave Mode
MSTR = 0
Normal
Mode
SPC0 = 0
SWOM enables open-drain output.
SWOM enables open-drain output.
Bidirectional
Mode
SPC0 = 1
SWOM enables open-drain output. PS4 becomes GPIO.
SWOM enables open-drain output. PS5 becomes GPIO.
Address:
$00D0
Bit 7
6
5
4
3
2
1
Bit 0
Read:
SPIE
SPE
SWOM
MSTR
CPOL
CPHA
SSOE
LSBF
Write:
Reset:
0
0
0
0
0
1
0
0
Figure 14-15. SPI Control Register 1 (SP0CR1)
SPI
MO
MI
DDS5
Serial Out
Serial In
SPI
SI
SO
Serial In
Serial Out
DDS4
SPI
MOMI
PS4
DDS5
Serial Out
Serial In
SPI
PS5
SISO
DDS4
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