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參數(shù)資料
| 型號： | M68HC12B |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 32/334頁 |
| 文件大?。?/td> | 1671K |
| 代理商： | M68HC12B |
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General Description
M68HC12B Family Data Sheet, Rev. 9.1
32
Freescale Semiconductor
1.6.4 Port Signals
The MCU incorporates eight ports which are used to control and access the various device subsystems.
When not used for these purposes, port pins may be used for general-purpose I/O. In addition to the pins
described here, each port consists of:
A data register which can be read and written at any time
With the exception of port AD and PE1–PE0, a data direction register which controls the direction
of each pin
After reset, all port pins are configured as input. (Refer to
Table 1-4
for a summary of the port signal
descriptions.)
1.6.4.1 Port A
Port A pins are used for address and data in expanded modes. The port data register is not in the address
map during expanded and peripheral mode operation. When it is in the map, port A can be read or written
at anytime.
The port A data direction register (DDRA) determines whether each port A pin is an input or output. DDRA
is not in the address map during expanded and peripheral mode operation. Setting a bit in DDRA makes
Table 1-4. Port Description Summary
Port Name
Pin
Numbers
Data Direction
DD Register (Address)
Description
Port A
PA7–PA0
46–39
In/Out
DDRA ($0002)
Port A and port B pins are used for address and data in
expanded modes. The port data registers are not in the
address map during expanded and peripheral mode
operation. When in the map, port A and port B can be
read or written anytime.
DDRA and DDRB are not in the address map in
expanded or peripheral modes.
Port B
PB7–PB0
25–18
In/Out
DDRB ($0003)
Port AD
PAD7–PAD0
58–51
In
Analog-to-digital converter and general-purpose I/O
Port DLC/PCAN
(1)
PDLC6–PDLC0
PCAN6–PCAN2
1. Port DLC applies to the MC68HC912B32 and MC68HC12BE32 and PCAN to the MC68HC(9)12BC32.
70–76
In/Out
DDRDLC ($00FF)
Byte data link communication (BDLC) subsystem and
general-purpose I/O
Port E
PE7–PE0
26–29, 35–38
PE1–PE0 In
PE7–PE2 In/Out
DDRE ($0009)
Mode selection, bus control signals, and interrupt
service request signals; or general-purpose I/O
Port P
PP7–PP0
79, 80, 1–6
In/Out
DDRP ($0057)
General-purpose I/O. PP3–PP0 are used with the
pulse-width modulator when enabled.
Port S
PS7–PS0
68–61
In/Out
DDRS ($00D7)
Serial communications interface and serial peripheral
interface subsystems and general-purpose I/O
Port T
PT7–PT0
16–12, 9–7
In/Out
DDRT ($00AF)
General-purpose I/O when not enabled for input capture
and output compare in the timer and pulse accumulator
subsystem
相關(guān)PDF資料 |
PDF描述 |
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