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參數(shù)資料
| 型號： | M68HC12B |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | Microcontrollers |
| 中文描述： | 微控制器 |
| 文件頁數(shù)： | 227/334頁 |
| 文件大?。?/td> | 1671K |
| 代理商： | M68HC12B |
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BDLC MUX Interface
M68HC12B Family Data Sheet, Rev. 9.1
Freescale Semiconductor
227
Figure 15-9. J1850 VPW Received BREAK Symbol Times
15.7.4.11 Valid BREAK Symbol
In
Figure 15-9
, if the next active-to-passive received transition does not occur until after
E
, the current
symbol is considered a valid BREAK symbol. A BREAK symbol should be followed by a start-of-frame
(SOF) symbol beginning the next message to be transmitted onto the J1850 bus. See
15.7.2 J1850
Frame Format
for BDLC response to BREAK symbols.
15.7.5 Message Arbitration
Message arbitration on the J1850 bus is accomplished in a non-destructive manner, allowing the
message with the highest priority to be transmitted, while any transmitters which lose arbitration simply
stop transmitting and wait for an idle bus to begin transmitting again.
If the BDLC wants to transmit onto the J1850 bus, but detects that another message is in progress, it waits
until the bus is idle. However, if multiple nodes begin to transmit in the same synchronization window,
message arbitration occurs beginning with the first bit after the SOF symbol and continues with each bit
thereafter. If a write to the BDR (for instance, to initiate transmission) occurred on or before
104 t
BDLC
from the received rising edge, then the BDLC transmits and arbitrates for the bus. If a CPU
write to the BDR occurred after
104 t
BDLC
from the detection of the rising edge, then the BDLC does not transmit, but waits for the next
IFS period to expire before attempting to transmit the byte.
The variable pulse-width modulation (VPW) symbols and J1850 bus electrical characteristics are chosen
carefully so that a logic 0 (active or passive type) always dominates over a logic 1 (active or passive type)
simultaneously transmitted. Hence, logic 0s are said to be dominant and logic 1s are said to be recessive.
When a node detects a dominant bit on BDRxD when it transmitted a recessive bit, it loses arbitration and
immediately stops transmitting. This is known as bitwise arbitration (see
Figure 15-10
).
Since a logic 0 dominates a logic 1, the message with the lowest value has the highest priority and
always wins arbitration. For instance, a message with priority 000 wins arbitration over a message with
priority 011.
This method of arbitration works no matter how many bits of priority encoding are contained in the
message.
During arbitration, or even throughout the transmitting message, when an opposite bit is detected,
transmission is stopped immediately unless it occurs on the eighth bit of a byte. In this case, the BDLC
automatically appends up to two extra logic 1 bits and then stops transmitting. These two extra bits are
arbitrated normally and thus do not interfere with another message. The second logic 1 bit is not sent if
(2) VALID BREAK SYMBOL
240
μ
s
E
ACTIVE
PASSIVE
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