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參數資料
| 型號： | MC68302FC20 |
| 廠商： | MOTOROLA INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | Integrated Multiprotocol Processor User’s Manual |
| 中文描述： | RISC PROCESSOR, PQFP132 |
| 封裝： | PLASTIC, QFP-132 |
| 文件頁數： | 158/480頁 |
| 文件大?。?/td> | 1815K |
| 代理商： | MC68302FC20 |
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Communications Processor (CP)
4-38
MC68302 USER’S MANUAL
MOTOROLA
(i.e., NMSI, PCM, GCI, IDL modes). If IDL or GCI is chosen in SIMODE, write SIMASK
in the serial channels physical interface (see 4.4.5 Serial Interface Registers).
3. Write SCON (see 4.5.2 SCC Configuration Register (SCON)).
4. Write SCM (SCC Mode) but do not set the ENT or ENR bits yet (see 4.5.3 SCC Mode
Register (SCM)).
5. Write DSR as required if a protocol other than HDLC is used (see specific protocol sec-
tion).
6. Initialize the required values in the general-purpose parameter RAM (see 4.5.6 SCC
Parameter RAM Memory Map).
7. Initialize the required values in the protocol-specific parameter RAM (see specific pro-
tocol section).
8. Clear out any current events in SCCE, if desired (see specific protocol section).
9. Write SCCM to enable the interrupts in SCCE that should reach the interrupt controller
(see specific protocol section).
10.Write IMR in the interrupt controller to enable the SCC interrupt to the interrupt con-
troller (see 3.2.5.3 Interrupt Mask Register (IMR)).
11.Set the ENR and/or ENT bits in SCM (see 4.4.3 PCM Highway Mode).
The buffer descriptors may have their ready/empty bits set at any time. Notice that the com-
mand register (CR) does not need to be accessed following power-on reset. An SCC should
be disabled and re-enabled (see 4.5.10 Disabling the SCCs) after any dynamic change in
its parallel I/O ports or serial channels physical interface configuration. A full reset using the
RST bit in the CR is a comprehensive reset that may also be used.
4.5.8 Interrupt Mechanism
Interrupt handling for each of the SCC channels is configured on a global per-channel basis
in the interrupt pending register (IPR), the interrupt mask register (IMR), and the interrupt in-
service register (ISR). Within each of these registers, one bit is used to either mask or report
the presence of a pending or in-service interrupt in an SCC channel. However, an SCC in-
terrupt may be caused by a number of events. To allow interrupt handling for SCC-specific
events, further registers are provided within the SCCs.
Up to eight events can cause the SCC to interrupt the processor. The events differ in accor-
dance with the SCC protocol chosen. The events are handled independently for each chan-
nel by the SCC event register (SCCE) and the SCC mask register (SCCM). All unmasked
event bits must be cleared in order for the corresponding IPR bit to be cleared. The interrupt
handler typically reads the event register, and then immediately clears those bits that it will
deal with during the interrupt handler.
4.5.8.1 SCC Event Register (SCCE)
This 8-bit register is used to report events recognized by any of the SCCs. On recognition
of an event, the SCC will set its corresponding bit in the SCC event register (regardless of
the corresponding mask bit in the SCC mask register). The SCC event register is a memory-
mapped register that may be read at any time. A bit is cleared by writing a one (writing a
zero does not affect a bit's value).
相關PDF資料 |
PDF描述 |
|---|---|
| MC68302FC25 | Integrated Multiprotocol Processor User’s Manual |
| MC68302 | Integrated Multiprotocol Processor User’s Manual |
| MC68302PV16 | Integrated Multiprotocol Processor User’s Manual |
| MC68302CFC16 | Integrated Multiprotocol Processor User’s Manual |
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相關代理商/技術參數 |
參數描述 |
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| MC68302FC25 | 制造商:MOTOROLA 制造商全稱:Motorola, Inc 功能描述:Integrated Multiprotocol Processor User’s Manual |
| MC68302FC25C | 功能描述:IC MPU MULTI-PROTOCOL 132-PQFP RoHS:否 類別:集成電路 (IC) >> 嵌入式 - 微處理器 系列:M683xx 標準包裝:2 系列:MPC8xx 處理器類型:32-位 MPC8xx PowerQUICC 特點:- 速度:133MHz 電壓:3.3V 安裝類型:表面貼裝 封裝/外殼:357-BBGA 供應商設備封裝:357-PBGA（25x25） 包裝:托盤 |
| MC68302FE16 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
| MC68302FE16C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Communications Controller |
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