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參數(shù)資料
| 型號： | MD80C32-20/883:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | CERAMIC, DIP-40 |
| 文件頁數(shù)： | 392/395頁 |
| 文件大?。?/td> | 9022K |
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96
ATmega64A [DATASHEET]
8160D–AVR–02/2013
The PWM frequency for the output can be calculated by the following equation:
The N variable represents the prescale factor (1, 8, 32, 64, 128, 256, or 1024).
The extreme values for the OCR0 Register represent special cases when generating a PWM waveform output in
the fast PWM mode. If the OCR0 is set equal to BOTTOM, the output will be a narrow spike for each MAX+1 timer
clock cycle. Setting the OCR0 equal to MAX will result in a constantly high or low output (depending on the polarity
of the output set by the COM01:0 bits.)
A frequency (with 50% duty cycle) waveform output in fast PWM mode can be achieved by setting OC0 to toggle
its logical level on each Compare Match (COM01:0 = 1). The waveform generated will have a maximum frequency
of f
oc0 = fclk_I/O/2 when OCR0 is set to zero. This feature is similar to the OC0 toggle in CTC mode, except the dou-
ble buffer feature of the Output Compare unit is enabled in the fast PWM mode.
15.7.4
Phase Correct PWM Mode
The phase correct PWM mode (WGM01:0 = 1) provides a high resolution phase correct PWM waveform genera-
tion option. The phase correct PWM mode is based on a dual-slope operation. The counter counts repeatedly from
BOTTOM to MAX and then from MAX to BOTTOM. In non-inverting Compare Output mode, the Output Compare
(OC0) is cleared on the Compare Match between TCNT0 and OCR0 while upcounting, and set on the Compare
Match while downcounting. In inverting Output Compare mode, the operation is inverted. The dual-slope operation
has lower maximum operation frequency than single slope operation. However, due to the symmetric feature of the
dual-slope PWM modes, these modes are preferred for motor control applications.
The PWM resolution for the phase correct PWM mode is fixed to eight bits. In phase correct PWM mode the coun-
ter is incremented until the counter value matches MAX. When the counter reaches MAX, it changes the count
direction. The TCNT0 value will be equal to MAX for one timer clock cycle. The timing diagram for the phase cor-
rect PWM mode is shown on Figure 15-7. The TCNT0 value is in the timing diagram shown as a histogram for
illustrating the dual-slope operation. The diagram includes non-inverted and inverted PWM outputs. The small hor-
izontal line marks on the TCNT0 slopes represent Compare Matches between OCR0 and TCNT0.
fOCnPWM
f
clk_I/O
N 256
------------------
=
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