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參數(shù)資料
| 型號(hào)： | MD80C32-20/883:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | CERAMIC, DIP-40 |
| 文件頁數(shù)： | 76/395頁 |
| 文件大小： | 9022K |
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167
ATmega64A [DATASHEET]
8160D–AVR–02/2013
21.3.4
Synchronous Clock Operation
When synchronous mode is used (UMSELn = 1), the XCK pin will be used as either clock input (Slave) or clock
output (Master). The dependency between the clock edges and data sampling or data change is the same. The
basic principle is that data input (on RxD) is sampled at the opposite XCK clock edge of the edge the data output
(TxD) is changed.
Figure 21-3. Synchronous Mode XCK Timing
The UCPOLn bit UCRSnC selects which XCK clock edge is used for data sampling and which is used for data
change. As Figure 21-3 shows, when UCPOLn is zero the data will be changed at rising XCK edge and sampled at
falling XCK edge. If UCPOLn is set, the data will be changed at falling XCK edge and sampled at rising XCK edge.
21.4
Frame Formats
A serial frame is defined to be one character of data bits with synchronization bits (start and stop bits), and option-
ally a parity bit for error checking. The USART accepts all 30 combinations of the following as valid frame formats:
1 start bit
5, 6, 7, 8, or 9 data bits
no, even or odd parity bit
1 or 2 stop bits
A frame starts with the start bit followed by the least significant data bit. Then the next data bits, up to a total of
nine, are succeeding, ending with the most significant bit. If enabled, the parity bit is inserted after the data bits,
before the stop bits. When a complete frame is transmitted, it can be directly followed by a new frame, or the com-
munication line can be set to an idle (high) state. Figure 21-4 illustrates the possible combinations of the frame
formats. Bits inside brackets are optional.
Figure 21-4. Frame Formats
St
Start bit, always low.
(n)
Data bits (0 to 8).
P
Parity bit. Can be odd or even.
Sp
Stop bit, always high.
RxD / TxD
XCK
RxD / TxD
XCK
UCPOLn = 0
UCPOLn = 1
Sample
1
0
2
3
4
[5]
[6]
[7]
[8]
[P]
St
Sp1 [Sp2]
(St / IDLE)
(IDLE)
FRAME
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