參數(shù)資料
型號： MD80C32-20/883:D
廠商： ATMEL CORP
元件分類： 微控制器/微處理器
英文描述： 8-BIT, 20 MHz, MICROCONTROLLER, CDIP40
封裝： CERAMIC, DIP-40
文件頁數(shù)： 75/395頁
文件大?。?/td> 9022K
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166
ATmega64A [DATASHEET]
8160D–AVR–02/2013
ated each time the counter reaches zero. This clock is the baud rate generator clock output (= f
OSC/(UBRRn+1)).
The transmitter divides the baud rate generator clock output by 2, 8, or 16 depending on mode. The baud rate gen-
erator output is used directly by the receiver’s clock and data recovery units. However, the recovery units use a
state machine that uses 2, 8 or 16 states depending on mode set by the state of the UMSELn, U2Xn and
DDR_XCK bits.
Table 21-1 contains equations for calculating the baud rate (in bits per second) and for calculating the UBRRn
value for each mode of operation using an internally generated clock source.
Note:
1. The baud rate is defined to be the transfer rate in bit per second (bps).
BAUD
Baud rate (in bits per second, bps)
f
OSC
System Oscillator clock frequency
UBRR
Contents of the UBRRnH and UBRRnL Registers, (0 - 4095)
Some examples of UBRRn values for some system clock frequencies are found in Table 21-4 on page 180 to
21.3.2
Double Speed Operation (U2Xn)
The transfer rate can be doubled by setting the U2Xn bit in UCSRnB. Setting this bit only has effect for the asyn-
chronous operation. Set this bit to zero when using synchronous operation.
Setting this bit will reduce the divisor of the baud rate divider from 16 to 8, effectively doubling the transfer rate for
asynchronous communication. Note however that the Receiver will in this case only use half the number of sam-
ples (reduced from 16 to 8) for data sampling and clock recovery, and therefore a more accurate baud rate setting
and system clock are required when this mode is used. For the Transmitter, there are no downsides.
21.3.3
External Clock
External clocking is used by the synchronous slave modes of operation. The description in this section refers to
Figure 21-2 for details.
External clock input from the XCK pin is sampled by a synchronization register to minimize the chance of meta-sta-
bility. The output from the synchronization register must then pass through an edge detector before it can be used
by the Transmitter and Receiver. This process introduces a two CPU clock period delay and therefore the maxi-
mum external XCK clock frequency is limited by the following equation:
Note that f
osc depends on the stability of the system clock source. It is therefore recommended to add some margin
to avoid possible loss of data due to frequency variations.
Table 21-1.
Equations for Calculating Baud Rate Register Setting
Operating Mode
Equation for Calculating
Baud Rate(1)
Equation for Calculating
UBRR Value
Asynchronous Normal
mode (U2Xn = 0)
Asynchronous Double
Speed mode (U2Xn = 1)
Synchronous Master
mode
BAUD
fOSC
16
UBRR 1n
+
------------------------------------------
=
UBRRn
fOSC
16
BAUD
------------------------
1
–
=
BAUD
fOSC
8
UBRRn 1
+
---------------------------------------
=
UBRRn
fOSC
8
BAUD
--------------------
1
–
=
BAUD
fOSC
2
UBRR 1n
+
---------------------------------------
=
UBRRn
fOSC
2
BAUD
--------------------
1
–
=
fXCK
fOSC
4
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PDF描述
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