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參數(shù)資料
| 型號： | MD80C32-20/883:D |
| 廠商： | ATMEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CDIP40 |
| 封裝： | CERAMIC, DIP-40 |
| 文件頁數(shù)： | 98/395頁 |
| 文件大?。?/td> | 9022K |
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187
ATmega64A [DATASHEET]
8160D–AVR–02/2013
Bit 3 – TXENn: Transmitter Enable
Writing this bit to one enables the USART Transmitter. The Transmitter will override normal port operation for the
TxD pin when enabled. The disabling of the Transmitter (writing TXEN to zero) will not become effective until ongo-
ing and pending transmissions are completed, that is, when the Transmit Shift Register and Transmit Buffer
Register do not contain data to be transmitted. When disabled, the Transmitter will no longer override the TxD port.
Bit 2 – UCSZn2: Character Size
The UCSZn2 bits combined with the UCSZn1:0 bit in UCSRC sets the number of data bits (Character Size) in a
frame the Receiver and Transmitter use.
Bit 1 – RXB8n: Receive Data Bit 8
RXB8n is the ninth data bit of the received character when operating with serial frames with nine data bits. Must be
read before reading the low bits from UDRn.
Bit 0 – TXB8n: Transmit Data Bit 8
TXB8n is the ninth data bit in the character to be transmitted when operating with serial frames with nine data bits.
Must be written before writing the low bits to UDRn.
21.11.4
UCSRnC – USART Control and Status Register C
Note:
1. This register is not available in ATmega103 compatibility mode.
Bit 7 – Reserved Bit
This bit is reserved for future use. For compatibility with future devices, this bit must be written to zero when
UCSRC is written.
Bit 6 – UMSELn: USART Mode Select
This bit selects between asynchronous and synchronous mode of operation.
Bit 5:4 – UPMn1:0: Parity Mode
These bits enable and set type of parity generation and check. If enabled, the Transmitter will automatically gener-
ate and send the parity of the transmitted data bits within each frame. The Receiver will generate a parity value for
the incoming data and compare it to the UPMn0 setting. If a mismatch is detected, the UPEn flag in UCSRnB will
be set.
Bit
7
6
5
4
3
2
1
0
–
UMSELn
UPMn1
UPMn0
USBSn
UCSZn1
UCSZn0
UCPOLn
UCSRnC
Read/Write
R/W
Initial Value
0
1
0
Table 21-8.
UMSEL Bit Settings
UMSELn
Mode
0
Asynchronous Operation
1
Synchronous Operation
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