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參數資料
| 型號： | ML674001LA |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 33.333 MHz, RISC MICROCONTROLLER, PBGA144 |
| 封裝： | 11 X 11 MM, 0.80 MM PITCH, PLASTIC, LFBGA-144 |
| 文件頁數： | 220/440頁 |
| 文件大?。?/td> | 2769K |
| 代理商： | ML674001LA |
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ML674001 Series/ML675001 Series User’s Manual
Chapter 18
UART with FIFO(16byte)
18-18
18.2.9
Modem Status Register (UARTMSR)
This register allows the CPU to monitor the status of four control signal inputs from the modem or
peripheral equipment: CTS, DSR, RI, and DCD. The CPU uses the UARTMSR register to access the ACE
data bus interface and read these inputs.
In addition to the four bits giving the current status, this register also provides four delta bits indicating
whether these inputs have changed since the CPU last read this register. A delta bit goes to “1” if the
corresponding control signal has changed since the last read and returns to “0” when the CPU reads this
register.
Bits MSR[4] to MSR[7] monitor CTS, DSR, RI, and DCD, respectively. A “1” indicates Low level input;
“0,” High. If IER[3] in the interrupt enable register is “1,” enabling modem status interrupts, a “0” to “1”
transition in the corresponding delta bits MSR[0] to MSR[3] produces a modem status interrupt of priority
4.
The CPU has read/write access to this register.
The register contents after a reset depend on the input pin states.
7
6
5
4
3
2
1
0
UARTMSR
MSR[7:0]
After a reset
(Contents depend on pin states)
Address:
0xB7B00018
Access:
R/W
Access size: 8 bits
Bit Descriptions
MSR[0] (bit 0)
Delta clear to send (DCTS). A “1” in this bit indicates a change in the CTS input state since the last
time that the CPU read that state.
MSR[0]
Description
0
No change in CTS input
1
Change in CTS input
MSR[1] (bit 1)
Delta data set ready (DDSR). A “1” in this bit indicates a change in the DSR input state since the last
time that the CPU read that state.
MSR[1]
Description
0
No change in DSR input
1
Change in DSR input
MSR[2] (bit 2)
Trailing edge of ring indicator (TERI). A “1” in this bit indicates a change from Low level to High in
the RI input state since the last time that the CPU read that state. A transition from High level to Low
does not affect this bit.
MSR[2]
Description
0
No change in RI input
1
Change in RI input
相關PDF資料 |
PDF描述 |
|---|---|
| ML67Q4003LA | 32-BIT, FLASH, 33.333 MHz, RISC MICROCONTROLLER, PBGA144 |
| ML67Q4002LA | 32-BIT, FLASH, 33.333 MHz, RISC MICROCONTROLLER, PBGA144 |
| ML67Q4003TC | 32-BIT, FLASH, 33.333 MHz, RISC MICROCONTROLLER, PQFP144 |
| ML67Q4002TC | 32-BIT, FLASH, 33.333 MHz, RISC MICROCONTROLLER, PQFP144 |
| ML69Q6500 | 32-BIT, FLASH, 120 MHz, RISC MICROCONTROLLER, PBGA272 |
相關代理商/技術參數 |
參數描述 |
|---|---|
| ML674001TC | 制造商:ROHM Semiconductor 功能描述: |
| ML675001 | 制造商:OKI 制造商全稱:OKI electronic componets 功能描述:32-bit ARM-Based General-Purpose Microcontroller |
| ML675001ALAZ03A | 制造商:ROHM Semiconductor 功能描述:ARM7TDMI 32-BIT MCU 60 MHZ ROH |
| ML675001ATC | 制造商:ROHM Semiconductor 功能描述: |
| ML675001ATCZ03A | 制造商:ROHM Semiconductor 功能描述: |
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