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參數(shù)資料
| 型號： | ML674001LA |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 33.333 MHz, RISC MICROCONTROLLER, PBGA144 |
| 封裝： | 11 X 11 MM, 0.80 MM PITCH, PLASTIC, LFBGA-144 |
| 文件頁數(shù)： | 75/440頁 |
| 文件大?。?/td> | 2769K |
| 代理商： | ML674001LA |
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ML674001 Series/ML675001 Series User’s Manual
Chapter 11
External Memory Controller
11-28
Address Outputs and Bus Width
The following Table summarizes the relationships between address outputs (XA[*]) and the DRAM
address pins (A[*]).
AMUX[1:0]=00
Column length = 8
*2
AMUX[1:0]=01
Column length = 9
*2
AMUX[1:0]=10
Column length = 10
*2
DRAM address
shifting with bus width
*1
Row
Column
Row
Column
Row
Column
16 bits
8 bits
XA[23]
0
A[22]
A[23]
XA[22]
0
A[21]
A[22]
XA[21]
0
A[20]
A[21]
XA[20]
0
A[19]
A[20]
XA[19]
0
A[18]
A[19]
XA[18]
Ha[26]
Ha[26]*4
0
A[17]
A[18]
XA[17]
Ha[25]
Ha[25]*4
Ha[26]
Ha[26]*4
0
A[16]
A[17]
XA[16]
Ha[24]
Ha[24]*4
Ha[25]
Ha[25]*4
Ha[26]
Ha[26]*4
A[15]
A[16]
XA[15]
Ha[23]
Ha[23]*4
Ha[24]
Ha[24]*4
Ha[25]
Ha[25]*4
A[14]
A[15]
XA[14]
Ha[22]
Ha[22]*4
Ha[23]
Ha[23]*4
Ha[24]
Ha[24]*4
A[13]
A[14]
XA[13]
Ha[21]
Ha[21]*4
Ha[22]
Ha[22]*4
Ha[23]
Ha[23]*4
A[12]
A[13]
XA[12]
Ha[20]
Ha[21]
Ha[22]
A[11]
A[12]
XA[11]
Ha[19]
Ha[11]*3
Ha[20]
ha[11]*3
Ha[21]
Ha[11]*3
A[10]*3
A[11]
XA[10]
Ha[18]
Ha[10]
Ha[19]
Ha[10]
Ha[20]
Ha[10]
A[9]
A[10]
XA[9]
Ha[17]
Ha[9]
Ha[18]
Ha[9]
Ha[19]
Ha[9]
A[8]
A[9]
XA[8]
Ha[16]
Ha[8]
Ha[17]
Ha[8]
Ha[18]
Ha[8]
A[7]
A[8]
XA[7]
Ha[15]
Ha[7]
Ha[16]
Ha[7]
Ha[17]
Ha[7]
A[6]
A[7]
XA[6]
Ha[14]
Ha[6]
Ha[15]
Ha[6]
Ha[16]
Ha[6]
A[5]
A[6]
XA[5]
Ha[13]
Ha[5]
Ha[14]
Ha[5]
Ha[15]
Ha[5]
A[4]
A[5]
XA[4]
Ha[12]
Ha[4]
Ha[13]
Ha[4]
Ha[14]
Ha[4]
A[3]
A[4]
XA[3]
Ha[11]
Ha[3]
Ha[12]
Ha[3]
Ha[13]
Ha[3]
A[2]
A[3]
XA[2]
Ha[10]
Ha[2]
Ha[11]
Ha[2]
Ha[12]
Ha[2]
A[1]
A[2]
XA[1]
Ha[9]
Ha[1]
Ha[10]
Ha[1]
Ha[11]
Ha[1]
A[0]
A[1]
XA[0]
Ha[8]
Ha[0]
Ha[9]
Ha[0]
Ha[10]
Ha[0]
N.C.
A[0]
Notes
Ha stands for host address, the address used by the program.
1. The BWDRAM bit in the DBWC register specifies the data bus width and thus the mapping of
the XA[*] signals to the DRAM address A[*] pins regardless of the column length. SDRAM
cannot use an 8-bit bus.
2. The AMUX bits in the DRMC register specify the column length, the dividing line (8 to 10 bits)
for address multiplexing of the row and column address outputs to the XA pins. DRAM cannot
use column lengths of 11 and higher.
3. This bit represents a column address bit during EDO DRAM column output. During SDRAM
operation, however, it specifies auto pre-charge, going to “0” during column output to disable
auto pre-charge during READ and WRITE commands.
4. For SDRAM ACT, READ, and WRITE commands, the XA[18:12] outputs have the same value,
the bank number, during both row and column output.
相關(guān)PDF資料 |
PDF描述 |
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| ML67Q4003LA | 32-BIT, FLASH, 33.333 MHz, RISC MICROCONTROLLER, PBGA144 |
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| ML67Q4002TC | 32-BIT, FLASH, 33.333 MHz, RISC MICROCONTROLLER, PQFP144 |
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參數(shù)描述 |
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| ML675001ATC | 制造商:ROHM Semiconductor 功能描述: |
| ML675001ATCZ03A | 制造商:ROHM Semiconductor 功能描述: |
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