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參數(shù)資料
| 型號(hào)： | ML674001LA |
| 廠商： | LAPIS SEMICONDUCTOR CO LTD |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 32-BIT, MROM, 33.333 MHz, RISC MICROCONTROLLER, PBGA144 |
| 封裝： | 11 X 11 MM, 0.80 MM PITCH, PLASTIC, LFBGA-144 |
| 文件頁數(shù)： | 240/440頁 |
| 文件大小： | 2769K |
| 代理商： | ML674001LA |
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ML674001 Seies/ML675001 Series User’s Manual
Chapter 19
Synchronous SIO
19-4
19.2.2 Synchronous SIO Status Register (SSIOST)
The SSIOST register indicates the operating state of the synchronous SIO.
OERR and BUSY can be read/written using a program.
The SFTCT[2:0] bits of this register are read-only.
Writes to these bits are invalid.
When writing to SFTCT[2:0] bits, write “0”.
7
6
5
4
3
2
1
0
SSIOST
SFTCT [2:0]
*
OERR
BUSY
At reset
0
Address
: 0xB7B01004
Access
: R/W
Access size
: 8 bits
[NOTE]
"
*" denotes a reserved bit. Always write "0" to the bit.
If "1" is written, normal operation is not guaranteed.
[Explanation of Bits]
BUSY (bit 0)
This bit indicates that data is being transmitted or received.
This bit is automatically set to "1" when data
transmission or reception begins and is cleared to "0" when the transmission or receiption is completed.
When this bit is "1", it means that data is being transferred.
By writing "0" to the BUSY bit during data transfer, it is possible to abort the transmit or receive operation
and initialize the synchronous SIO.
If "1" is written during transmit and receive idle, the write operation is invalid.
BUSY
Description
0
Transmit-receive idle
1
Transmit-receive in progress
OERR (bit 1)
This bit indicates the presence or absence of an overrun error.
If the previously received data has not
been read by the CPU, the bit is set to "1".
Once set to "1", the bit is not cleared to "0" even if there have been no overrun errors at the end of the next
receive operation.
Therefore it is necessary to clear the bit to "0" with a program. Writing "0" to this bit
will clear to "0", but writing "1" will set to "1".
OERR
Description
0
No overrun error
1
Overrun error
SFTCT[2:0] (bit 7 to bit 5)
These bits indicate the count value of the 3-bit shift counter when transmitting or receiving data.
While
data is not being transmitted or received, the counter indicates ‘000’(binary).
Each time the
transmit-receive data is shifted by one bit, the counter increments by 1.
The counter returns to ‘000’
(binary) when the transmit or receive operation is completed or when "0" is written to the BUSY bit during
reception.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| ML67Q4003LA | 32-BIT, FLASH, 33.333 MHz, RISC MICROCONTROLLER, PBGA144 |
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| ML67Q4002TC | 32-BIT, FLASH, 33.333 MHz, RISC MICROCONTROLLER, PQFP144 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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