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參數(shù)資料
| 型號： | MPC5200B |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | SDRAM/DDR Memory Controller |
| 中文描述： | 內(nèi)存/ DDR存儲器控制器 |
| 文件頁數(shù)： | 26/78頁 |
| 文件大小： | 629K |
| 代理商： | MPC5200B |
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MPC5200B Data Sheet, Rev. 1
Electrical and Thermal Characteristics
Freescale Semiconductor
26
3. REQ# and GNT# are point-to-point signals and have different input setup times than do bused signals. GNT# and REQ#
have a setup of 5 ns at 66 MHz. All other signals are bused.
4. See the timing measurement conditions in the PCI Local Bus Specification [4].
For Measurement and Test Conditions, see the PCI Local Bus Specification [4].
3.3.7
Local Plus Bus
The Local Plus Bus is the external bus interface of the MPC5200B. A maximum of eight configurable chip
selects (CS) are provided. There are two main modes of operation: non-MUXed (Legacy and Burst) and
MUXED. The reference clock is the PCI CLK. The maximum bus frequency is 66 MHz.
Definition of Acronyms and Terms:
WS = Wait State
DC = Dead Cycle
LB = Long Burst
DS = Data Size in Bytes
tPCIck = PCI clock period
tIPBIck = IPBI clock period
Figure 10. Timing Diagram—IPBI and PCI clock (example ratio: 4:1)
3.3.7.1
Non-MUXed Mode
Table 24. Non-MUXed Mode Timing
Sym
Description
Min
Max
Units
Notes
SpecID
t
CSA
PCI CLK to CS assertion
4.6
10.6
ns
A7.1
t
CSN
PCI CLK to CS negation
2.9
7.0
ns
A7.2
t
1
CS pulse width
(2+WS)*t
PCIck
(2+WS)*t
PCIck
ns
(1)
A7.3
t
2
ADDR valid before CS assertion
t
IPBIck
t
PCIck
ns
A7.4
t
3
ADDR hold after CS negation
t
IPBIck
-
ns
(2)
A7.5
t
4
OE assertion before CS assertion
-
4.8
ns
A7.6
t
5
OE negation before CS negation
-
2.7
ns
A7.7
t
6
RW valid before CS assertion
t
PCIck
-
ns
A7.8
t
7
RW hold after CS negation
t
IPBIck
-
ns
A7.9
t
8
DATA output valid before CS assertion
t
IPBIck
-
ns
A7.10
t
9
DATA output hold after CS negation
t
IPBIck
-
ns
A7.11
t
10
DATA input setup before CS negation
8.5
-
ns
A7.12
PCI CLK
IPBI CLK
t
IPBIck
t
PCIck
相關PDF資料 |
PDF描述 |
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