- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄359188 > MPC5200B (飛思卡爾半導體(中國)有限公司) SDRAM/DDR Memory Controller PDF資料下載
參數(shù)資料
| 型號： | MPC5200B |
| 廠商： | 飛思卡爾半導體(中國)有限公司 |
| 英文描述： | SDRAM/DDR Memory Controller |
| 中文描述： | 內(nèi)存/ DDR存儲器控制器 |
| 文件頁數(shù)： | 49/78頁 |
| 文件大?。?/td> | 629K |
| 代理商： | MPC5200B |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁當前第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁
Electrical and Thermal Characteristics
MPC5200B Data Sheet, Rev. 1
Freescale Semiconductor
49
3.3.13 I
2
C
NOTE
Output timing is specified at a nominal 50 pF load.
Table 40. I
2
C Input Timing Specifications—SCL and SDA
Sym
Description
Min
Max
Units
SpecID
1
Start condition hold time
2
—
IP-Bus Cycle
(1)
NOTES:
1
Inter Peripheral Clock is defined in the MPC5200B User Manual [1].
A13.1
2
Clock low time
8
—
IP-Bus Cycle
(
1
)
A13.2
4
Data hold time
0.0
—
ns
A13.3
6
Clock high time
4
—
IP-Bus Cycle
(
1
)
A13.4
7
Data setup time
0.0
—
ns
A13.5
8
Start condition setup time (for repeated start condition
only)
2
—
IP-Bus Cycle
(
1
)
A13.6
9
Stop condition setup time
2
—
IP-Bus Cycle
(
1
)
A13.7
Table 41. I
2
C Output Timing Specifications—SCL and SDA
Sym
Description
Min
Max
Units
SpecID
1
(1)
NOTES:
1
Programming IFDR with the maximum frequency (IFDR=0x20) results in the minimum output timings listed. The
I
2
C interface is designed to scale the data transition time, moving it to the middle of the SCL low period. The actual
position is affected by the prescale and division values programmed in IFDR.
2
Because SCL and SDA are open-drain-type outputs, which the processor can only actively drive low, the time SCL
or SDA takes to reach a high level depends on external signal capacitance and pull-up resistor values
3
Inter Peripheral Clock is defined in the MPC5200B User Manual [1].
Start condition hold time
6
—
IP-Bus Cycle
(
3
)
A13.8
2
(
1
)
Clock low time
10
—
IP-Bus Cycle
(
3
)
A13.9
3
(2)
SCL/SDA rise time
—
7.9
ns
A13.10
4
(
1
)
Data hold time
7
—
IP-Bus Cycle
(
3
)
A13.11
5
(
1
)
SCL/SDA fall time
—
7.9
ns
A13.12
6
(
1
)
Clock high time
10
—
IP-Bus Cycle
(
3
)
A13.13
7
(
1
)
Data setup time
2
—
IP-Bus Cycle
(
3
)
A13.14
8
(
1
)
Start condition setup time (for repeated start condition
only)
20
—
IP-Bus Cycle
(
3
)
A13.15
9
(
1
)
Stop condition setup time
10
—
IP-Bus Cycle
(3)
A13.16
相關PDF資料 |
PDF描述 |
|---|---|
| MPC5200 | Hardware Specifications |
| MPC5534 | Microcontroller |
| MPC7447A | PowerPC microprocessor |
| MPC7447ANXPNS | PowerPC microprocessor |
| MPC7455 | RISC Microprocessor Hardware Specifications |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| MPC5200B_08 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:SDRAM / DDR Memory Controller |
| MPC5200B_10 | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:SDRAM/DDR Memory Controller |
| MPC5200BDS | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:Technical Data |
| MPC5200BV400 | 功能描述:微處理器 - MPU 400MHz 760MIPS RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
| MPC5200CBV266 | 功能描述:微處理器 - MPU 266MHz 760MIPS RoHS:否 制造商:Atmel 處理器系列:SAMA5D31 核心:ARM Cortex A5 數(shù)據(jù)總線寬度:32 bit 最大時鐘頻率:536 MHz 程序存儲器大小:32 KB 數(shù)據(jù) RAM 大小:128 KB 接口類型:CAN, Ethernet, LIN, SPI,TWI, UART, USB 工作電源電壓:1.8 V to 3.3 V 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-324 |
發(fā)布緊急采購，3分鐘左右您將得到回復。