參數(shù)資料
型號(hào)： MPC5200B
廠商： 飛思卡爾半導(dǎo)體(中國(guó))有限公司
英文描述： SDRAM/DDR Memory Controller
中文描述： 內(nèi)存/ DDR存儲(chǔ)器控制器
文件頁(yè)數(shù)： 56/78頁(yè)
文件大?。?/td> 629K
代理商： MPC5200B
MPC5200B Data Sheet, Rev. 1
Electrical and Thermal Characteristics
Freescale Semiconductor
56
NOTE
Output timing is specified at a nominal 50 pF load.
Figure 43. Timing Diagram — SPI Master Mode, Format 1 (CPHA = 1)
Table 48. Timing Specifications — SPI Master Mode, Format 1 (CPHA = 1)
Sym
Description
Min
Max
Units
SpecID
1
SCK cycle time, programable in the PSC CCS register
30.0
—
ns
A15.46
2
SCK pulse width, 50% SCK duty cycle
15.0
—
ns
A15.47
3
Slave select clock delay, programable in the PSC CCS register
30.0
—
ns
A15.48
4
Output data valid
—
8.9
ns
A15.49
5
Input Data setup time
6.0
—
ns
A15.50
6
Input Data hold time
1.0
—
ns
A15.51
7
Slave disable lag time
—
8.9
ns
A15.52
8
Sequential Transfer delay, programable in the PSC CTUR / CTLR
register
15.0
—
ns
A15.53
9
Clock falling time
—
7.9
ns
A15.54
10
Clock rising time
—
7.9
ns
A15.55
SCK
(CLKPOL=0)
SCK
(CLKPOL=1)
Output
MOSI
Output
Output
SS
Output
MISO
Input
1
2
2
7
8
3
4
6
10
9
9
10
5
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PDF描述
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