參數(shù)資料
型號： MPC566MZP56
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
封裝： 27 X 27 MM, 1 MM PITCH, PLASTIC, MO-151AAL-1, BGA-388
文件頁數(shù)： 703/1387頁
文件大?。?/td> 18462K
代理商： MPC566MZP56
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9-8
MPC565/MPC566 Reference Manual
MOTOROLA
Bus Operations
9.5
Bus Operations
This section provides a functional description of the system bus, the signals that control it,
and the bus cycles provided for data transfer operations. It also describes the error
conditions, bus arbitration, and reset operation.
The MPC565/MPC566 generates a system clock output (CLKOUT). This output sets the
frequency of operation for the bus interface directly. Internally, the MPC565/MPC566 uses
a phase-lock loop (PLL) circuit to generate a master clock for all of the MPC565/MPC566
circuitry (including the bus interface) which is phase-locked to the CLKOUT output signal.
All signals for the MPC565/MPC566 bus interface are specified with respect to the rising
edge of the external CLKOUT and are guaranteed to be sampled as inputs or changed as
outputs with respect to that edge. Since the same clock edge is referenced for driving or
sampling the bus signals, the possibility of clock skew could exist between various modules
in a system due to routing or the use of multiple clock lines. It is the responsibility of the
system to handle any such clock skew problems that could occur.
9.5.1
Basic Transfer Protocol
The basic transfer protocol defines the sequence of actions that must occur on the
MPC565/MPC566 bus to perform a complete bus transaction. A simplified scheme of the
basic transfer protocol is illustrated in Figure 9-3.
Figure 9-3. Basic Transfer Protocol
The basic transfer protocol provides for an arbitration phase and an address and data
transfer phase. The address phase specifies the address for the transaction and the transfer
attributes that describe the transaction. The data phase performs the transfer of data (if any
is to be transferred). The data phase may transfer a single beat of data (four bytes or less)
for nonburst operations, a 4-beat burst of data (4 x 4 bytes), an 8-beat burst of data (8 x 2
bytes) or a 16-beat burst of data (16 x 1 bytes).
9.5.2
Single Beat Transfer
During the data transfer phase, the data is transferred from master to slave (in write cycles)
or from slave to master (on read cycles).
During a write cycle, the master drives the data as soon as it can, but never earlier than the
cycle following the address transfer phase. The master has to take into consideration the
“one dead clock cycle” switching between drivers to avoid electrical contentions. The
Arbitration
Address Transfer
Data Transfer
Termination
相關(guān)PDF資料
PDF描述
MPC566CZP40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC565CVR40 32-BIT, FLASH, 40 MHz, RISC MICROCONTROLLER, PBGA388
MPC565MZP56R2 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
MPC565CVR56 32-BIT, FLASH, 56 MHz, RISC MICROCONTROLLER, PBGA388
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