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參數(shù)資料
| 型號： | MPC92433 |
| 廠商： | 飛思卡爾半導(dǎo)體(中國)有限公司 |
| 英文描述： | 1428 MHz Dual Output LVPECL Clock Synthesizer |
| 中文描述： | 1428兆赫雙輸出的LVPECL時鐘合成器 |
| 文件頁數(shù)： | 7/20頁 |
| 文件大?。?/td> | 412K |
| 代理商： | MPC92433 |
Advanced Clock Drivers Devices
Freescale Semiconductor
7
MPC92433
Table 6. AC Characteristics
(V
CC
= 3.3 V ± 5%, T
J
= –40°C to +85°C
(1)
(2)
1. AC specifications are subject to change.
2. AC characteristics apply for parallel output termination of 50
to V
TT
.
3. The input frequency f
XTAL
, the PLL divider M and P must match the VCO frequency range: f
VCO
= f
XTAL
· M ÷ P. The feedback divider M is
limited to 170 <= M <= 357 (for P=2) and 340 <= M <= 714 (for P=4) for stable PLL operation.
4. Output frequency for Q
A
, Q
B
if N
B
=0. With N
B
=1 the Q
B
output frequency is half of the Q
A
output frequency.
5. Maximum cycle jitter measured at the lowest VCO frequency. Refer to Figure 8 for the cycle jitter vs. frequency characterisitics.
6. Maximum period jitter measured at the lowest VCO frequency. Refer to Figure 9 for the period jitter vs. frequency characterisitics.
7. See the
LOCK Detect
section on page 13.
Symbol
Characteristics
Min
Typ
Max
Unit
Condition
f
XTAL
Crystal Interface Frequency Range
15
16
20
MHz
f
REF
FREF_EXT Reference Frequency Range
15
20
MHz
f
VCO
VCO Frequency Range
(3)
1360
2856
MHz
f
MAX
Output Frequency
(4)
N= ÷2
N= ÷4
N= ÷6
N= ÷8
N= ÷12
N= ÷16
N= ÷32
680
340
226.67
170
113.30
178.50
42.50
1428
714
476
357
238
178.50
89.25
MHz
MHz
MHz
MHz
MHz
MHz
MHz
f
SCL
Serial Interface (I
2
C) Clock Frequency
0
0.4
MHz
t
P,MIN
Minimum Pulse Width
(P_LOAD)
50
ns
DC
Output Duty Cycle
45
50
55
%
t
SK(O)
Output-to-Output Skew
NB=0 (f
QA
= f
QB
)
NB=1 (f
QA
= 2· f
QB
)
38
96
ps
ps
t
r
, t
f
Output Rise/Fall Time (QA, QB)
0.05
0.3
ns
20% to 80%
t
r
, t
f
Output Rise/Fall Time (SDA)
250
ns
C
L
= 400 pF
t
P_EN
Output Enable Time (CLKSTOPx to QA, QB)
0
2 · T
Qx
T
Qx
= Output period
t
P_DIS
Output Disable Time (CLKSTOPx to QA, QB)
0
1.5 · T
Qx
T
Qx
= Output period
t
JIT(CC)
Cycle-to-Cycle Jitter (RMS)
(5)
N= ÷2, ÷4, ÷6, ÷8
N= ÷12
N= ÷16, ÷32
15
20
30
ps
ps
ps
t
JIT(PER)
Period Jitter (RMS)
(6)
N= ÷2
N= ÷4
N= ÷6
N= ÷8
N= ÷12
N= ÷16
N= ÷32
8
10
12
13
17
23
29
ps
ps
ps
ps
ps
ps
ps
N
REF(UNLOCK)
Number of missing reference clock cycles to
declare an out of LOCK condition
(7)
2
t
LOCK
Maximum PLL Lock Time
10
ms
相關(guān)PDF資料 |
PDF描述 |
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