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參數(shù)資料
| 型號(hào)： | MQ80C32-20/883R |
| 廠商： | TEMIC SEMICONDUCTORS |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 20 MHz, MICROCONTROLLER, CQFP44 |
| 文件頁(yè)數(shù)： | 93/290頁(yè) |
| 文件大?。?/td> | 4178K |
| 代理商： | MQ80C32-20/883R |
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Instruction Cycle Times
8-22
Copyright 2000 ARM Limited. All rights reserved.
ARM DDI 0165B
For example, the following sequence incurs a two-cycle interlock on the first ADD
instruction, but the second ADD does not incur any interlocks:
LDRB
r0, [r1, #1]
ADD
r2, r0, r3
ADD
r4, r0, r5
A two-cycle interlock refers to the number of unwaited ARM9E-S clock cycles to
which the interlock applies. If a multi-cycle instruction separates a load instruction and
the instruction using the result of the load, then no interlock can apply. The following
example does not incur an interlock:
LDRB
r0, [r1]
MUL
r6, r7, r8
ADD
r4, r0, r5
There is no forwarding path from loaded data to the C read port of the register bank,
which is used for the store data of STR and STM instructions and for the accumulate
operand of multiply accumulate instructions. The result of a load must reach the Write
stage of the pipeline before it can be made available at the C read port, resulting in a
single-cycle load-use interlock from loaded data to the C read port.
The following example incurs a single-cycle interlock:
r0, [r1]
STR
r0, [r2]
The following example also incurs a single-cycle interlock:
LDR
r0, [r1]
MLA
r2, r3, r4, r0
The following example does not incur an interlock:
LDR
r0, [r1]
NOP ** Code to be changed to remove NOP **
STR
r0, [r2]
Most interlock conditions are determined when the instruction being interlocked is still
in the Decode stage of the pipeline. Load multiple and Store multiple instructions can
incur a Decode stage interlock when the base register is not available due to a previous
instruction. Store multiple instructions can also incur an Execute stage interlock when
the first register to be stored is not available due to a previous instruction. This is
referred to as a second-cycle interlock.
The following example incurs a single-cycle interlock:
LDR
r0, [r1]
STMIA
r0, {r1-r2}
相關(guān)PDF資料 |
PDF描述 |
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| MR83C154DTXXX-20/883 | 8-BIT, MROM, 20 MHz, MICROCONTROLLER, CQCC44 |
| MD83C154CXXX-25/883 | 8-BIT, MROM, 25 MHz, MICROCONTROLLER, CDIP40 |
| MD80C52CXXX-12SCD | 8-BIT, MROM, 12 MHz, MICROCONTROLLER, CDIP40 |
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