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參數(shù)資料
| 型號： | MT58L512L18PS-7.5IT |
| 元件分類： | SRAM |
| 英文描述： | 512K X 18 CACHE SRAM, 4 ns, PQFP100 |
| 封裝： | PLASTIC, MS-026BHA, TQFP-100 |
| 文件頁數(shù)： | 17/32頁 |
| 文件大?。?/td> | 616K |
| 代理商： | MT58L512L18PS-7.5IT |
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8Mb: 512K x 18, 256K x 32/36 Pipelined, SCD SyncBurst SRAM
Micron Technology, Inc., reserves the right to change products or specifications without notice.
MT58L512L18P_2.p65 – Rev. 6/01
2001, Micron Technology, Inc.
8Mb: 512K x 18, 256K x 32/36
PIPELINED, SCD SYNCBURST SRAM
Q
50
V = 1.5V
Z = 50
O
T
Figure 1
3.3V I/O Output Load Equivelent
Q
351
317
5pF
+3.3V
Figure 2
3.3V I/O Output Load Equivelent
3.3V I/O AC TEST CONDITIONS
Input pulse levels .................. VIH = (VDD/2.2) + 1.5V
.................... VIL = (VDD/2.2) - 1.5V
Input rise and fall times ..................................... 1ns
Input timing reference levels ...................... VDD/2.2
Output reference levels ............................ VDDQ/2.2
Output load ............................. See Figures 1 and 2
LOAD DERATING CURVES
Micron 512K x 18, 256K x 32, and 256K x 36
SyncBurst SRAM timing is dependent upon the capaci-
tive loading on the outputs.
Consult the factory for copies of I/O current versus
voltage curves.
Q
50
V = 1.25V
Z = 50
O
T
Figure 3
2.5V I/O Output Load Equivelent
Q
225
225
5pF
+2.5V
Figure 4
2.5V I/O Output Load Equivelent
2.5V I/O AC TEST CONDITIONS
Input pulse levels .............. VIH = (VDD/2.64) + 1.25V
................ VIL = (VDD/2.64) - 1.25V
Input rise and fall times ..................................... 1ns
Input timing reference levels ................... VDD/2.64
Output reference levels ............................... VDDQ/2
Output load ............................. See Figures 3 and 4
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
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