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參數(shù)資料
| 型號： | PCI9060 |
| 廠商： | Electronic Theatre Controls, Inc. |
| 英文描述： | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| 中文描述： | 12O兼容的PCI總線主控接口芯片的適配器和嵌入式系統(tǒng) |
| 文件頁數(shù)： | 97/192頁 |
| 文件大?。?/td> | 1551K |
| 代理商： | PCI9060 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁當前第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁第181頁第182頁第183頁第184頁第185頁第186頁第187頁第188頁第189頁第190頁第191頁第192頁
SECTION 4
PCI 9080
REGISTERS
PLX Technology, Inc., 1997
Page 88
Version 1.02
4.7.15 (QSR; PCI:E8h, LOC:168h) Queue Status/Control Register
Table 4-89. (QSR; PCI:E8h, LOC:168h) Queue Status/Control Register
Field
Description
Read
Write
Value after Reset
0
I20 Decode Enable. When this bit is set, Mailbox registers 0 and 1 are replaced by
the Inbound and Outbound Queue Port Registers and redefines Space 1 as PCI
Base Address 0 to be accessed by PCIBAR0. Former Space 1 registers F0, F4,
and F8 should be programmed to configure their shared I20 memory space, defined
as PCI Base Address 0.
Yes
Yes
0
1
Queue Local Space Select. When this bit is set to 0, use Local Address Space 0
bus region descriptor for queue accesses. When this bit is set to 1, use Local
Address Space 1 bus region descriptor for queue accesses.
Yes
Yes
0
2
Outbound Post List FIFO Prefetch Enable. When this bit is set, prefetching occurs
from the Outbound Post List FIFO if not empty.
Yes
Yes
0
3
Inbound Free List FIFO Prefetch Enable. When this bit is set, prefetching occurs
from the Inbound Free List FIFO if not empty.
Yes
Yes
0
4
Inbound Post List FIFO Interrupt Mask. Interrupt is masked when bit is set.
Yes
Yes
1
5
Inbound Post List FIFO Interrupt. This bit is set when the Inbound Post List FIFO
is not empty. This bit is not affected by the Interrupt Mask bit.
Yes
No
0
6
Outbound Free List FIFO Overflow Interrupt Mask. Interrupt is masked when bit
is set.
Yes
Yes
1
7
Outbound Free List FIFO Overflow Interrupt. This bit is set when the Outbound Free
List FIFO becomes full. A local LSERR (NMI) interrupt is generated if enabled in the
Interrupt Control/Status Register. Writing 1 clears the interrupt.
Yes
Yes/Clr
0
31:8
Unused.
Yes
No
0
相關PDF資料 |
PDF描述 |
|---|---|
| PCI9080 | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| PCI9060ES | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| PCI9060SD | 12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| PCI950PT | PC Card Support |
| PCI9656-AC66BI | Controller Miscellaneous - Datasheet Reference |
相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
| PCI90603A | 制造商:PLX Technology 功能描述: |
| PCI9060-3A | 制造商:PLX Technology 功能描述: |
| PCI9060-3AF | 功能描述:數(shù)字總線開關 IC PCI Bus Interface RoHS:否 制造商:Texas Instruments 開關數(shù)量:24 傳播延遲時間:0.25 ns 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:TSSOP-56 封裝:Reel |
| PCI9060ES | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:12O COMPATIBLE PCI BUS MASTER INTERFACE CHIP FOR ADAPTERS AND EMBEDDED SYSTEMS |
| PCI9060ESF | 功能描述:數(shù)字總線開關 IC PCI Bus Interface RoHS:否 制造商:Texas Instruments 開關數(shù)量:24 傳播延遲時間:0.25 ns 最大工作溫度:+ 85 C 最小工作溫度:- 40 C 封裝 / 箱體:TSSOP-56 封裝:Reel |
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