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參數(shù)資料
| 型號： | PEF2015 |
| 廠商： | SIEMENS A G |
| 元件分類： | 通信及網(wǎng)絡 |
| 英文描述： | Mini IOM-2 Controller MICO |
| 中文描述： | SPECIALTY TELECOM CIRCUIT, PDSO28 |
| 文件頁數(shù)： | 38/84頁 |
| 文件大?。?/td> | 1568K |
| 代理商： | PEF2015 |
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PEF 2015
Registers Summary
Semiconductor Group
38
12.97
4.2.1.5
Access in demultiplexed
μ
P-interface mode:
PCM-Clock Shift Register (PCSR)
read/write
address: 4
H
OMDR:RBS = 1
Access in multiplexed
μ
P-interface mode:
Reset value: 00
H
read/write
address: 28
H
DRCS
Double Rate Clock Shift.
0...the PCM-input and output data are not delayed
1...the PCM-input and output data are delayed by one PDC-clock cycle
Offset Downstream bits 1…0,
see POFD-register
.
Downstream Rising Edge.
0…the PCM-data is sampled with the falling edge of PDC
1…the PCM-data is sampled with the rising edge of PDC
Add Shift Register on Output.
0...the PCM-output data are not delayed
1...the PCM-output data are delayed by one PDC-clock cycle.
Note: If both DRCS and ADSRO are set to logical 1, the PCM-output data are delayed
by two PDC-clock cycles.
OFD1..0
DRE
ADSRO
OFU1..0
URE
Offset Upstream bits 1…0,
see POFU-register
.
Upstream Rising Edge.
0…the PCM-data is transmitted with the falling edge of PDC
1…the PCM-data is transmitted with the rising edge of PDC
4.2.1.6
Access in demultiplexed
μ
P-interface mode:
PCM-Input Comparison Mismatch Register (PICM)
read
address: 5
H
OMDR:RBS = 1
Access in multiplexed
μ
P-interface mode:
Reset value: xx
H
read
address: 2A
H
Note: This register does not provide valid values for operation. It is a dummy register to
facilitate software portation from the EPIC to the MICO.
bit 7
DRCS
bit 0
OFD1
OFD0
DRE
ADSRO
OFU1
OFU0
URE
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