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參數(shù)資料
| 型號： | PM7383 |
| 廠商： | PMC-Sierra, Inc. |
| 英文描述： | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| 中文描述： | 框架引擎和數(shù)據(jù)鏈路管理32A256 |
| 文件頁數(shù)： | 207/231頁 |
| 文件大?。?/td> | 1947K |
| 代理商： | PM7383 |
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RELEASED
DATASHEET
PM7383 FREEDM-32A256
ISSUE 1
PMC-2010336
FRAME ENGINE AND DATA LINK MANAGER 32A256
PROPRIETARY AND CONFIDENTIAL
199
high before the next data transfer can begin, and (2) the transfer of a packet
which completes when TRDY is set low illustrating that although the packet has
been completely transferred, the external controller must still wait until TRDY has
been sampled high before the next data transfer can begin.
The first data transfer is a single word packet for FREEDM-32A256 device 3,
channel 0. The FREEDM-32A256 asserts TRDY high one TXCLK cycle after
TSX is sampled high. The Tx APPI protocol dictates that the external controller
must wait until TRDY is sampled high before beginning the next data transfer for
FREEDM-32A256 device 5, channel 255. The external controller must hold the
last valid word on TXDATA[15:0] until TRDY is sampled high. In this case, that
data is a don’t care. The FREEDM-32A256 tristates the TRDY signal one TXCLK
cycle after it has been driven high.
The second transfer is a three word packet which completes transfer in the same
TXCLK cycle that TRDY is sampled low by the external controller. Again, the
external controller must hold the last valid word on TXDATA[15:0] until TRDY is
sampled high. In this case, that data is D2, the last word of the packet. The
FREEDM-32A256 may drive TRDY low for an indeterminate number of TXCLK
cycles. During this time, the external controller must wait and is not permitted to
begin another burst data transfer until TRDY is sampled high. When the external
controller samples TRDY high, the current burst transfer is deemed to be
complete and the external controller may begin the next data transfer. The
FREEDM-32A256 tristates the TRDY signal one TXCLK cycle after it has been
driven high.
Figure 28 – Transmit APPI Timing (Polling)
CH 55
CH 0
CH 254
CH 8
NULL
CH 0
CH 199
NULL
CH 55
HUNGRY
OK
CH 0
CH 254
CH 8
CH 0
HUNGRY
CH 0
STARVE
OK
CH 199
STARVE
HUNGRY
STARVE
STARVE
UFLOW
OK
OK
OK
UFLOW
CH 56
STARVE
OK
CH 1
CH 255
CH 9
CH 1
HUNGRY
CH 1
HUNGRY
OK
CH 200
HUNGRY
STARVE
HUNGRY
STARVE
OK
UFLOW
OK
OK
UFLOW
Dev 1
Dev 0
Dev 1
Dev 0
Dev 1
Dev 0
TXCLK
TXADDR[12:0]
TPA1[0]
TPA1[1]
TPA1[2]
TPA2[0]
TPA2[1]
TPA2[2]
Polling is completely decoupled from device and channel selection on the Tx
APPI. Accordingly, the TXADDR[12:0] signals continue to provide only a poll
address for any of the FREEDM-32A256 devices sharing the Tx APPI. The most
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PM7383-PI | FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7384 | Frame Engine and Data Link Manager |
| PM7384-BI | FRAME ENGINE AND DATA LINK MANAGER 84P672 |
| PM7385 | Frame Engine and Data Link Manager |
| PM7385-BI | 84 LINK, 672 CHANNEL FRAME ENGINE AND DATA LINK MANAGER WITH ANY-PHY PACKET INTERFACE |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PM7383-PI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 32A256 |
| PM7384 | 制造商:PMC 制造商全稱:PMC 功能描述:Frame Engine and Data Link Manager |
| PM7384-BI | 制造商:PMC 制造商全稱:PMC 功能描述:FRAME ENGINE AND DATA LINK MANAGER 84P672 |
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