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參數(shù)資料
| 型號(hào)： | S29CL016J0PFFM102 |
| 廠商： | SPANSION LLC |
| 元件分類： | PROM |
| 英文描述： | 512K X 32 FLASH 3.3V PROM, 54 ns, PBGA80 |
| 封裝： | 13 X 11 MM, 1 MM PITCH, LEAD FREE, FORTIFIED, BGA-80 |
| 文件頁數(shù)： | 59/78頁 |
| 文件大?。?/td> | 1825K |
| 代理商： | S29CL016J0PFFM102 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁當(dāng)前第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁
60
S29CD-J & S29CL-J Flash Family
S29CD-J_CL-J_00_B1 September27,2006
Prel imi n ary
18.4 Hardware Reset (RESET#)
Note: Not 100% tested.
Figure 18.6 RESET# Timings
Table 18.4 Hardware Reset (RESET#)
Parameter
Description
Test Setup
All Speed
Options
Unit
JEDEC
Std.
tREADY
RESET# Pin Low (During embedded Algorithms) to Read
or Write (See Note)
Max
11
s
tREADY2
RESET# Pin Low (Not during embedded Algorithms) to
Read or Write (See Note)
Max
500
ns
tRP
RESET# Pulse Width
Max
500
ns
tRH
RESET# High time Before Read (See Note)
Min
50
ns
tRPD
RESET# Low to Standby Mode
Min
20
s
tRB
RY/BY # Recovery Time
Min
0
ns
tREADY3
RESET # Active for Bank NOT Executing Algorithm
Max
500
ns
RESET#
RY/BY#
tRP
tReady
Reset Timing to Bank NOT Executing Embedded Algorithm
tReady
CE#, OE#
tRH
CE#, OE#
Reset Timing to Bank Executing Embedded Algorithm
RESET#
tRP
tRB
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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