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參數(shù)資料
| 型號： | SI5315B-C-GM |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 9/54頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK MULT 8KHZ-125MHZ 36QFN |
| 應(yīng)用說明： | SI5315/17 Crystal Selection AppNote |
| 標(biāo)準(zhǔn)包裝： | 490 |
| 系列： | DSPLL® |
| 類型： | 時鐘/頻率倍增器，抖動衰減器，多路復(fù)用器 |
| PLL： | 無 |
| 主要目的： | 以太網(wǎng)，SONET/SDH/PDH，電信 |
| 輸入： | CML，CMOS，LVDS，LVPECL |
| 輸出： | CML，CMOS，LVDS，LVPECL |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 頻率 - 最大： | 125MHz |
| 電源電壓： | 1.71 V ~ 3.63 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 36-VFQFN 裸露焊盤 |
| 供應(yīng)商設(shè)備封裝： | 36-QFN（6x6） |
| 包裝： | 托盤 |
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Si5315
Rev. 1.0
17
4.2. PLL Performance
The Si5315 provides extremely low jitter generation, a well-controlled jitter transfer function, and high jitter
tolerance due to the high level of integration.
4.2.1. Jitter Generation
Jitter generation is defined as the amount of jitter produced at the output of the device with a jitter free input clock.
Generated jitter arises from sources within the VCO and other PLL components. Jitter generation is a function of
the PLL bandwidth setting. Higher loop bandwidth settings may result in lower jitter generation, but may result in
less attenuation of jitter that might be present on the input clock signal.
4.2.2. Jitter Transfer
Jitter transfer is defined as the ratio of output signal jitter to input signal jitter for a specified jitter frequency. The
jitter transfer characteristic determines the amount of input clock jitter that passes to the outputs. The DSPLL
technology used in the Si5315 provides tightly controlled jitter transfer curves because the PLL gain parameters
are determined largely by digital circuits which do not vary over supply voltage, process, and temperature. In a
system application, a well-controlled transfer curve minimizes the output clock jitter variation from board to board
and provides more consistent system level jitter performance.
The jitter transfer characteristic is a function of the loop bandwidth setting. Lower bandwidth settings result in more
jitter attenuation of the incoming clock, but may result in higher jitter generation. Figure 8 shows the jitter transfer
curve mask.
Figure 8. PLL Jitter Transfer Mask/Template
Jitter
Transfer
0 dB
BW
f
Jitter
Peaking
–20 dB/dec.
Jitter Out
Jitter In
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MCZ33897AEF | IC TXRX CAN SGL WIRE 14-SOIC |
| VE-26X-MX-F2 | CONVERTER MOD DC/DC 5.2V 75W |
| VI-B1K-MW-F2 | CONVERTER MOD DC/DC 40V 100W |
| VE-26W-MX-F1 | CONVERTER MOD DC/DC 5.5V 75W |
| MCZ33897BEFR2 | IC TXRX CAN SGL WIRE 8-SOIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SI5315B-C-GMR | 功能描述:時鐘發(fā)生器及支持產(chǎn)品 Pin-Ctrl SyncE Clk Xplier/Jitt Attn 2/2 RoHS:否 制造商:Silicon Labs 類型:Clock Generators 最大輸入頻率:14.318 MHz 最大輸出頻率:166 MHz 輸出端數(shù)量:16 占空比 - 最大:55 % 工作電源電壓:3.3 V 工作電源電流:1 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:QFN-56 |
| SI5315-C | 制造商:AUK 制造商全稱:AUK corp 功能描述:IRED |
| SI5315-C(B) | 制造商:AUK 制造商全稱:AUK corp 功能描述:IRED |
| SI5315-C_1 | 制造商:AUK 制造商全稱:AUK corp 功能描述:IRED |
| SI5315-CB | 制造商:AUK 制造商全稱:AUK corp 功能描述:IRED |
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