參數(shù)資料
型號： TMX320DM6446ZWT
廠商： Texas Instruments, Inc.
英文描述： Digital Media System on-Chip
中文描述： 數(shù)字媒體系統(tǒng)芯片
文件頁數(shù)： 75/214頁
文件大小： 1699K
代理商： TMX320DM6446ZWT
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www.ti.com
P
TMS320DM6446
Digital Media System on-Chip
SPRS283–DECEMBER 2005
Table 3-23. VPBE (RGB666, RGB888, and LCD) and GPIO Pin Multiplexing
PINMUX0 AND PINMUX1 REGISTER BIT FIELDS
MULTIPLEXED PINS
R1/
GPIO[38]
GPIO[38]
R1
B1/
GPIO[6]
GPIO[6]
B1
G1/
GPIO[5]
GPIO[5]
G1
G0/
GPIO[2]
GPIO[2]
G0
RGB888
PWM2
PWM1
CFLDEN
LFLDEN
0
1
0
0
0
0
0
0
0
0
3.6.6.4
ATA, EMIFA, UART1, SPI, and GPIO Pin Multiplexing
The ATA peripheral shares pins with the EMIFA and UART1 as seen in
Table 3-24
. If ATA pin
functionality is enabled by setting the ATAEN bit field, the ATA module will drive the EMIFA data and
control pins. Enabling UART1 disables the use of the ATA DMARQ and DMACK signals and thus only
allows the ATA module to use PIO mode. The ATA HDDIR buffer direction control bit field works in
conjunction with the HDIREN enable bit field to allow the ATA pins to still be used as a GPIO or SPI_EN1
if the buffer is not being used (i.e. for Compact Flash). This multiplexing is shown in
Table 3-25
. When
ATAEN=0 and HDIREN=1 it indicates that the ATA interface has been disabled so that the EMIFA can be
used, but the ATA buffers are still present. HDDIR is driven low in this situation to ensure that the ATA
buffers drive away from DM644X and don’t cause bus contention with the EMIFA. Note that switching
between EMIFA and ATA (clearing or setting ATAEN) must be carefully performed to prevent bus
contention. Since the ATA device can be a bus master, software must ensure that all outstanding DMA
requests have completed before clearing the ATAEN bit.
Table 3-24. ATA, EMIFA, and GPIO Pin Multiplexing Control
PINMUX0
REGISTER
BIT FIELD
MULTIPLEXED PINS
EM_BA[1]/
GPIO[52]/
ATA1
EM_A[0]/
GPIO[53]/
ATA2
EM_D[15:0]/
DD[15:0]
GPIO[50]/
ATA_CS0
GPIO[51]/
ATA_CS1
EM_R/W
INTRQ
EM_BA[0]/
ATA0
RDY/BSY/
EM_WAIT
DIOR/
EM_OE
DIOW/
EM_WE
ATAEN
GPIO[50]
GPIO[51]
EM_R/W
EM_BA[0]
RDY/BSY
EM_OE
EM_WE
EM_BA[1]/
GPIO[52]
(1)
EM_A[0]/
GPIO[53]
(1)
EM_D[15:0]
0
1
ATA_CS0
ATA_CS1
INTRQ
ATA0
EM_WAIT
DIOR
DIOW
ATA1
ATA2
DD[15:0]
(1)
This pin shares GPIO functionality set by AEAW[4:0] as shown in
Table 3-12
.
Table 3-25. ATA, EMIFA, UART1, SPI, and GPIO Pin Multiplexing
PINMUX0 AND PINMUX1 REGISTER BIT FIELDS
MULTIPLEXED PINS
UART_RXD1/
DMARQ
UART_TXD1/
DMACK
SPI_EN1/
HDDIR/
GPIO[42]
GPIO[42]
SPI_EN1
Driven Low
GPIO[42]
SPI_EN1
Driven Low
GPIO[42]x
SPI_EN1x
HDDIR
GPIO[42]x
SPI_EN1x
HDDIR
ATAEN
UART1
HDIREN
SPI
0
0
0
0
0
0
1
1
1
1
1
1
0
0
0
1
1
1
0
0
0
1
1
1
0
0
1
0
0
1
0
0
1
0
0
1
0
1
-
0
1
-
0
1
-
0
1
-
DMACK
DMACK
DMACK
UART_TXD1
UART_TXD1
UART_TXD1
DMACK
DMACK
DMACK
UART_TXD1
UART_TXD1
UART_TXD1
DMARQ
DMARQ
DMARQ
UART_RXD1
UART_RXD1
UART_RXD1
DMARQ
DMARQ
DMARQ
UART_RXD1
UART_RXD1
UART_RXD1
Device Configuration
75
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PDF描述
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